DE3616136C2 - - Google Patents

Info

Publication number
DE3616136C2
DE3616136C2 DE3616136A DE3616136A DE3616136C2 DE 3616136 C2 DE3616136 C2 DE 3616136C2 DE 3616136 A DE3616136 A DE 3616136A DE 3616136 A DE3616136 A DE 3616136A DE 3616136 C2 DE3616136 C2 DE 3616136C2
Authority
DE
Germany
Prior art keywords
data
signal
cpu
counter
data bus
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE3616136A
Other languages
English (en)
Other versions
DE3616136A1 (de
Inventor
Takeshi Itami Hyogo Jp Arizono
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE3616136A1 publication Critical patent/DE3616136A1/de
Application granted granted Critical
Publication of DE3616136C2 publication Critical patent/DE3616136C2/de
Granted legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38Information transfer, e.g. on bus
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38Information transfer, e.g. on bus
    • G06F13/40Bus structure
    • G06F13/4004Coupling between buses
    • G06F13/4027Coupling between buses using bus bridges
    • G06F13/405Coupling between buses using bus bridges where the bridge performs a synchronising function

Description

Die vorliegende Erfindung betrifft eine Datenbus-Puffersteuerschaltung, die zwischen einer CPU und einer peripheren Vorrichtung mit geringerer Geschwindigkeit angeordnet ist.
Fig. 1 zeigt ein Beispiel einer konventionellen Steuerschaltung für diesen Zweck, welche in Fig. 4-15 von "Intel: APX 286 Hardware Reference Manual 1983" entspricht.
Die konventionelle Steuerschaltung, die in Fig. 1 gezeigt ist, umfaßt einen Datenbus-Puffer 1, eine Signalleitung 2 zum Senden eines Lese/Schreibsignals DT/R, welches einem Datenrichtungseingang DIR des Datenbus-Puffers 1 zugeführt wird, um die Richtung des Datenflusses zu bestimmen, eine Flip-Flop-Schaltung 3 aus einem Paar von in Serie geschalteten Flip-Flops zur kurzzeitigen bzw. vorübergehenden Speicherung des Lese/Schreibsignals DT/R, eine Taktsignalleitung 4 zur Lieferung eines Zeitgeber-Referenzsignals für die Flip-Flop-Schaltung 3, eine Signalleitung 5 für ein Datenfreigabesignal DEN um anzuzeigen, ob die CPU (nicht dargestellt) eine Lese- oder Schreiboperation ausführt, eine Bus-Auswahlsignalleitung 6, um anzuzeigen, daß der Datenbus-Puffer 1 ausgewählt ist und eine Steuerlogikschaltung 7, welche aus NAND-Gattern 71 und 72 zusammengesetzt ist und auf Signale der Signalleitung 2, der Flip-Flop-Schaltung 3, der Signalleitung 5 und der Bus-Auswahlsignalleitung 6 anspricht, um ein Datenfreigabesignal zu erzeugen. Die Signalleitung 2, die Flip-Flop-Schaltung 3, die Taktsignalleitung 4, die Signalleitung 5, die Bus-Auswahlsignalleitung 6 und die Datenbus-Puffersteuerschaltung 8.
Wenn im Betrieb die CPU sich im Lesezustand befindet, d. h., wenn sich das DT/R-Signal im "0"-Zustand befindet, steuert die Steuerlogikschaltung 7 den Ausgang des Datenbus-Puffers 1 entsprechend den Ausgangssignalen der Signalleitung 5 und der Bus-Auswahlsignalleitung 6. Das bedeutet, daß wenn ein logisches "0"-Signal dem Datenrichtungseingang DIR des Datenbus-Puffers 1 zugeführt wird und die Signalleitung 2, welche mit einem Eingang des NAND-Gatters 71 verbunden ist, sich auf "0"-Pegel befindet, der Ausgang des NAND-Gatters 71 "1" wird. Daher sind sämtliche Eingänge des NAND-Gatters 72 "1", so daß ein "0"-Ausgangssignal geliefert wird. Folglich wird das Signal "0" an den Datenfreigabeeingang OE des Datenbus-Puffers 1 geliefert, welcher die Daten mit dem CPU-Datenbus verbindet. Wenn auf der anderen Seite die CPU sich im Einschreib-Zustand befindet, d. h., wenn das Lese/Schreibsignal (DT/R) "1" ist, wird die Ausgangsperiode des Datenbus-Puffers 1 durch das Ausgangssignal des Flip-Flops 3 beschränkt, welches den vorhergehenden Bus-Zustand speichert. Das Flip-Flop 3 speichert den Zustand des vorhergehenden Lese/Schreibsignals DT/R für zwei Takte und, wenn der gespeicherte Zustand der Lesezustand ist, ist der Ausgang des NAND-Gatters 71 eher als der des NAND-Gatters 72 "0" und zwar während der Periode der anfänglichen zwei Takte des Schreibzyklus, sogar dann, wenn die Signale an der Signalleitung 5 und der Bus-Auswahlsignalleitung 6 wirksam sind. Daher wird der Ausgang des Datenbus-Puffers 1 nicht freigegeben. Somit kann Koinzidenz der gleitenden Daten, die aus der Lesevorrichtung vollständig und unmittelbar nach dem Lesezyklus ausgelesen werden und der Einschreibdaten, die von der CPU über den Datenbus-Puffer ausgegeben wurden während der Schreibperiode auf dem örtlichen Bus, vermieden werden.
Ferner sind aus "Advanced Micro Devices: AmZ 8000 family reference manual, principles of operation AmZ 8001-AmZ 8002 processor interface, 1979, Seiten 1, 16 bis 19" Schaltungen für die Erzeugung von Verzögerungszuständen in zwei unterschiedlichen Anforderungssituationen bekannt. Unterschieden wird eine konstante Verzögerungssituation und eine anforderungsabhängige Verzögerungssituation. Über ein Schieberegister werden eine feste Anzahl von Verzögerungszuständen in den Maschinenzyklus der CPU eingeführt, wobei die Anzahl über Anschlüsse einstellbar ist. Beeinflußt wird hierbei aber der Betrieb der CPU zur Verzögerung der Arbeitsgeschwindigkeit und nicht einer Datenbus-Puffersteuerschaltung.
Die eingangs beschriebene konventionelle Datenbus-Puffersteuerschaltung verwendet eine vorgegebene feste Anzahl von Taktperioden für die das Datenfreigabesignal unmittelbar nach dem Lesezyklus verzögert wird (im Beispiel von Fig. 1 entspricht die Verzögerung zwei Taktperioden). Daher ist es nicht immer möglich, das Datenfreigabesignal geeignet zu verzögern, welches den Vorrichtungen zugeführt wird, die mit unterschiedlichen Geschwindigkeiten arbeiten. Da außerdem das Flip-Flop in einfacher Weise den vorangegangenen Zyklus speichert, ist es unmöglich, eine Verzögerung über drei Taktperioden hinaus zu erreichen, sogar dann, wenn die Anzahl der Flip-Flop-Stufen zunimmt. Somit ist es unmöglich eine Vorrichtung mit einer langen Verzögerungsperiode für die Lesedaten zu schaffen.
Aufgabe der vorliegenden Erfindung ist es, die Datenbus-Puffersteuerschaltung so weiterzubilden, daß das Datenbus-Pufferausgangssignal um ein Zeitintervall verzögerbar ist, daß einer willkürlichen Anzahl von Takten eines Grundtaktes entspricht, die willkürlich in jedem Lesezyklus eingestellt werden kann.
Gelöst wird diese Aufgabe gemäß der vorliegenden Erfindung durch eine Datenbus-Puffersteuerschaltung zum Steuern des Datenfreigabeeingangs und des Datenrichtungseingangs eines Datenbus-Puffers, der einen Mikroprozessor mit einem lokalen Datenbus wechselseitig verbindet, mit einem Codierer zur Umwandlung eines Schreibdaten-Ausgangssignals der CPU in eine binäre Form eines Verzögerungswertes einer Anzahl von Taktperioden während des Lesezyklus der CPU, einem Zähler, in welchem zur Voreinstellung der Verzögerungswert aus dem Codierer gespeichert wird und der bei einem nächstfolgenden Schreibzyklus der CPU startet, und mit einer Steuereinrichtung, die auf ein Ausgangssignal des Zählers, ein Datenfreigabesignal der CPU und ein Lese/Schreibsignal und ein Taktsignal der CPU anspricht, so daß das Datenfreigabesignal der CPU nach einer Zähldauer in Einheiten des Taktsignals des Zählers, die dem Verzögerungswert entspricht, dem Datenfreigabeeingang des Datenbus-Puffers zugeleitet wird.
Der Zähler ist voreinstellbar durch ein Lese/Schreibsignal während einer Leseperiode, so daß die Zahl der vorher einzustellenden Taktperioden entsprechend der gewünschten Verzögerung geändert wird. Der Zähler zählt das Taktsignal, welches durch eine logische Schaltung nach dem Beginn des Schreibzyklus geliefert wird. Wenn der Inhalt des Zählers den gewünschten Wert erreicht, liefert er ein Ausgangssignal, durch das der Ausgang des Datenbus-Puffers freigegeben wird.
Da in der vorliegenden Erfindung der Verzögerungsbetrag des Schreibdatenausgangs in jedem Lesezyklus eingestellt wird, ist es möglich, eine optimale Verzögerung des Schreibdaten-Ausgangssignals für eine Zugriffsvorrichtung zu schaffen und Niedriggeschwindigkeitsvorrichtungen mit Schnittstellen zu versehen und zwar durch Erhöhen der Anzahl der Bits des Zählers.
Ein Ausführungsbeispiel der Erfindung wird im folgenden anhand der Figuren beschrieben. Es zeigt
Fig. 1 eine schematische Blockschaltung einer konventionellen Datenbus-Puffersteuerschaltung und
Fig. 2 eine schematische Blockschaltung eines erfindungsgemäßen Ausführungsbeispieles.
In Fig. 2, in der die den Elementen von Fig. 1 entsprechenden Elemente mit gleichen Bezugszeichen versehen sind, umfaßt die erfindungsgemäße Datenbus-Puffersteuerschaltung 80 eine Steuerlogik 70, Inverter 73 und 78, UND-Gatter 74 und 75, ein ODER-Gatter 76, ein NAND-Gatter 77, eine Verzögerungs-Eingangssignalleitung 9 zur Umwandlung des Schreibdaten-Ausgangssignals (0 bis 4) in einem Bereich von einer bis vier Taktperioden für jeden Lesezyklus, einen Codierer 10 zum Codieren des Schreibdaten-Ausgabesignals auf der Verzögerungs-Eingangssignalleitung 9 in Binärdaten und einen Zähler 11 zum Speichern des Ausgangssignals des Codierers 10 und zum Zählen der Taktperioden entsprechend der Verzögerung des Schreibdaten-Ausgangssignals während einer Schreibperiode.
Im Betrieb wird im Zähler 11 der Verzögerungswert des Schreibdaten-Ausgangssignals, welcher über die Verzögerung-Eingangssignalleitung 9 geliefert wird und welche in binärer Form durch den Codierer 10 während der DT/R-Signalperiode umgewandelt wird, wenn die DT/R-Signalleitung 2 "0" ist, d. h., während des Lesezyklus, voreingestellt ist. In diesem Falle wird angenommen, daß die Einheit der Verzögerung eine Taktperiode ist, und daß der gewünschte Betrag der Verzögerung in zu vier komplementärer Form eingestellt ist und zwar mit der Maximalverzögerung von vier Taktperioden.
Das bedeutet, daß wenn die gewünschte Verzögerung Null ist, der numerische Wert vier voreingestellt wird, und daß, wenn die gewünschte Verzögerung vier Taktperioden ist, der numerische Wert auf Null voreingestellt ist. Während dieser voreingestellten Periode, d. h. während des Lesezyklus, ist das Ausgangssignal des ODER-Gatters 76 "1". Somit kann der Datenbus-Puffer 1 unmittelbar und augenblicklich freigegeben werden, wenn er in den Lesezyklus eintritt.
Der Ausgang des Codierers 10 wird im Zähler 11 mit der Anstiegsflanke eines Impulses des Lese/Schreibsignals DT/R voreingestellt, welches dem Ladeanschluß LOAD des Zählers 11 zugeführt wird. Wenn der Betrag der gewünschten Verzögerung Null ist, wird ein "1" Bit, welches 2² = 4 darstellt, am Anschluß Y₂ des Codierers 10 geliefert. Dieses "1" Bit wird einem Eingangsanschluß C des Zählers 11 zugeführt und stellt den letzteren ein. Daher wird das Ausgangssignal des Anschlusses Q C des Zählers 11 "1". Somit wird der Datenbus-Puffer 1 mit dem Datenfreigabesignal OE über das ODER-Gatter 76 und das NAND-Gatter 77 versorgt, wodurch das Signal am CPU-Datenbus unmittelbar an den lokalen oder örtlichen Datenbus weitergeleitet wird.
Wenn der einzustellende Verzögerungswert drei Taktperioden entspricht, wird ein Wert 4-3 = 1 an den Codierer 10 abgegeben. Somit befinden sich die Ausgangsanschlüsse Y₂, Y₁ und Y₀ jeweils auf dem Pegel "0", "0" und "1", welche an den Zähler 11 geliefert werden. Daher sind die logischen Signale der Ausgangsanschlüsse Q C , Q B und Q A des Zählers 11 jeweils auf "0", "0" und "1". Der Ausgang des Anschlusses Q C befindet sich auf "0". Somit wird der Ausgang des UND-Gatters 74 "1" und zwar jedes Mal, wenn das Taktsignal CLK sich im Niedrigzustand befindet ("1"). Dieses Signal wird über das UND-Gatter 75 an den Zähler 11 geliefert.
Wenn drei Taktsignale an den Zähler 11 in dieser Weise übertragen wurden, wird der Inhalt des letzteren 1 + 3 = 4. Somit wird das Ausgangssignal am Anschluß Q C "1", wodurch das UND-Gatter 74 geschlossen wird, um die Übertragung eines Takteingangssignals an den Zähler 11 zu verhindern und um zur gleichen Zeit das Datenfreigabesignal OE über das ODER-Gatter 76 und das NAND-Gatter 77 an den Datenbus-Puffer 1 zu liefern, um zu ermöglichen, daß das Signal am CPU-Bus an den lokalen oder örtlichen Datenbus übertragen wird.
Auf diese Weise ist es möglich, einen willkürlichen Betrag der Verzögerung vom Minimalwert Null bis zum Maximalwert von vier Taktperioden zu liefern, wobei der inkrementale Zuwachs des Verzögerungsbetrages eine Taktperiode ist. Der Maximalwert des Verzögerungsbetrages kann erhöht werden durch Erhöhung der Zahl der Bits des Codierers 10 und des Zählers 11.
Im Ausführungsbeispiel von Fig. 2 wird der Wert, welcher den Verzögerungsbetrag und seine Differenz vom Wert vier anzeigt, im Zähler 11 eingestellt, so daß dann, wenn der Inhalt des Zählers 11 (die Anzahl der gezählten Taktperioden) den Wert vier erreicht, das Datenfreigabesignal OE an den Datenbus-Puffer 1 geliefert wird. Jedoch ist es möglich, einen Wert einzustellen, der den Betrag der Verzögerung im Zähler 11 anzeigt, so daß, wenn sein Inhalt, der vom Abwärtszählen des Taktes herrührt, den Wert Null erreicht, das Datenfreigabesignal OE an den Puffer geliefert wird.
Da außerdem im Ausführungsbeispiel gemäß Fig. 2 der Wert des Verzögerungsbetrages über den Codierer 10 im Zähler 11 voreingestellt ist, ist es möglich, den Wert als Binärwert darzustellen und diesen Wert im Zähler direkt voreinzustellen.
Da es, wie zuvor erwähnt, gemäß der Erfindung möglich ist, einen willkürlichen Betrag der Verzögerung des Schreibdaten-Ausgangssignales in jedem Lesezyklus einzustellen, ist es möglich, die Bus-Geschwindigkeit durch Schaffung einer optimalen Verzögerung des Schreibdaten-Ausgangssignales für eine Vorrichtung zu verbessern, in der man in jedem Lesezyklus Zugriff hat.
Außerdem ist es möglich, eine Schnittstelle für eine langsame Vorrichtung zu schaffen, welche eine große Verzögerungszeit der Lesedaten aufweist, indem die Anzahl der Stellen des Zählers erhöht wird.

Claims (1)

  1. Datenbus-Puffersteuerschaltung zum Steuern des Datenfreigabeeingangs (OE) und des Datenrichtungseingangs (DIR) eines Datenbus-Puffers (1), der einen Mikroprozessor (CPU) mit einem lokalen Datenbus wechselseitig verbindet, mit
    • - einem Codierer (10) zur Umwandlung eines Schreibdaten-Ausgangssignals (0 bis 4) der CPU in eine binäre Form eines Verzögerungswertes einer Anzahl von Taktperioden während des Lesezyklus der CPU,
    • - einem Zähler (11), in welchem zur Voreinstellung der Verzögerungswert aus dem Codierer (10) gespeichert wird und der bei einem nächstfolgenden Schreibzyklus der CPU startet, und mit
    • - einer Steuereinrichtung (70), die auf ein Ausgangssignal (Q₀) des Zählers (11), ein Datenfreigabesignal (DEN) der CPU und ein Lese/Schreibsignal (DT/R) und ein Taktsignal (CLK) der CPU anspricht, so daß das Datenfreigabesignal (DEN) der CPU nach einer Zähldauer in Einheiten des Taktsignals (CLK) des Zählers (11), die dem Verzögerungswert entspricht, dem Datenfreigabeeingang (OE) des Datenbus-Puffers (1) zugeleitet wird.
DE19863616136 1985-09-18 1986-05-14 Datenbus-puffersteuerschaltung Granted DE3616136A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP60208019A JPS6266322A (ja) 1985-09-18 1985-09-18 デ−タバスバツフア制御回路

Publications (2)

Publication Number Publication Date
DE3616136A1 DE3616136A1 (de) 1987-03-26
DE3616136C2 true DE3616136C2 (de) 1990-09-06

Family

ID=16549326

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19863616136 Granted DE3616136A1 (de) 1985-09-18 1986-05-14 Datenbus-puffersteuerschaltung

Country Status (3)

Country Link
US (1) US4788660A (de)
JP (1) JPS6266322A (de)
DE (1) DE3616136A1 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4030451A1 (de) * 1990-09-26 1992-04-09 Siemens Ag Verfahren und vorrichtung zur direkten erzeugung von wartezyklen fuer elektronische einrichtungen, insbesondere fuer mikroprozessoren

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5117486A (en) * 1989-04-21 1992-05-26 International Business Machines Corp. Buffer for packetizing block of data with different sizes and rates received from first processor before transferring to second processor
EP0420203A3 (en) * 1989-09-29 1991-06-19 Siemens Aktiengesellschaft Circuit for controlling a bidirectional bus drive
US5574866A (en) * 1993-04-05 1996-11-12 Zenith Data Systems Corporation Method and apparatus for providing a data write signal with a programmable duration
US5664224A (en) * 1993-07-23 1997-09-02 Escom Ag Apparatus for selectively loading data blocks from CD-ROM disks to buffer segments using DMA operations
US5664168A (en) * 1993-11-29 1997-09-02 Motorola, Inc. Method and apparatus in a data processing system for selectively inserting bus cycle idle time
US5555383A (en) * 1994-11-07 1996-09-10 International Business Machines Corporation Peripheral component interconnect bus system having latency and shadow timers
US5872992A (en) * 1995-08-24 1999-02-16 Motorola, Inc. System and method for avoiding bus contention on a multiplexed bus by providing a time period subsequent to a read operation
US5854944A (en) * 1996-05-09 1998-12-29 Motorola, Inc. Method and apparatus for determining wait states on a per cycle basis in a data processing system
US6862653B1 (en) * 2000-09-18 2005-03-01 Intel Corporation System and method for controlling data flow direction in a memory system
JP3662233B2 (ja) * 2002-03-06 2005-06-22 株式会社東芝 論理回路を含むバスバッファ回路
WO2004059500A1 (en) * 2002-12-27 2004-07-15 Telefonaktiebolaget Lm Ericsson (Publ) Method for reducing the bus load in a synchronous data bus system

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3651487A (en) * 1969-12-09 1972-03-21 Ibm Printer control system
US4419724A (en) * 1980-04-14 1983-12-06 Sperry Corporation Main bus interface package
US4438507A (en) * 1981-02-12 1984-03-20 Ricoh Co., Ltd. Input signal control device
US4468753A (en) * 1981-09-21 1984-08-28 Tandy Corporation Input/output buffer circuitry
US4507732A (en) * 1981-10-05 1985-03-26 Burroughs Corporation I/O subsystem using slow devices

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4030451A1 (de) * 1990-09-26 1992-04-09 Siemens Ag Verfahren und vorrichtung zur direkten erzeugung von wartezyklen fuer elektronische einrichtungen, insbesondere fuer mikroprozessoren

Also Published As

Publication number Publication date
DE3616136A1 (de) 1987-03-26
US4788660A (en) 1988-11-29
JPS6266322A (ja) 1987-03-25

Similar Documents

Publication Publication Date Title
DE3616136C2 (de)
DE2838549C2 (de) Impulsbreitenmeßschaltung zur Anwendung in einem Prozessorsystem
DE2731336A1 (de) Taktsystem
DE2727876B2 (de) Steuereinrichtung mit einem Mikroprozessor
DE3719181A1 (de) Finite zustandsmaschine
DE3727035C2 (de)
DE2148956B2 (de) Datenübertragungssystem
DE1524151B1 (de) Schaltung zur Steuerung der Zugriffsrangfolge in einer Datenverarbeitungsanlage.
DE2064383B2 (de) Datenverarbeitungsanlage mit mehreren zentralen Verarbeitungseinrichtungen
DE3119650A1 (de) Funktionsgenerator
DE3233542A1 (de) Verfahren und schaltungsanordnung zur abgabe von unterbrechungs-anforderungssignalen
DE3805964A1 (de) Digitaler pll
DE4120903A1 (de) Verzoegerungsschaltung
DE2610428A1 (de) Anordnung zur steuerung der zwischenspeicherung von zwischen zwei funktionseinheiten zu uebertragenden daten in einem pufferspeicher
DE2722041C2 (de) Vorrichtung zur digitalen Regelung der Drehzahl eines Gleichstrommotors
DE2114766A1 (de) Eingabevorrichtung
DE2703570A1 (de) Digital-analog-umsetzer
DE1292183B (de) Schaltungsanordnung zur Phasenkorrektur von von einem Taktgeber abgegebenen Signalen durch impulsfoermige Steuersignale
DE2426648C3 (de) Schaltungsanordnung zur Erzeugung von Interpolations mpulsen
DE2312494A1 (de) Verfahren zum erzeugen zweier zuege elektrischer impulse, deren frequenzverhaeltnis keine ganze zahl ist
DE2936801C2 (de) Steuereinrichtung zur Ausführung von Instruktionen
DE1925917A1 (de) Binaere Impulsfrequenz-Multiplizierschaltung
DE1294710B (de) Schaltungsanordnung, die beim Auftreten eines Ausloeseimpulses einen Ausgangsimpuls gewuenschter Dauer liefert
DE3200752C2 (de)
DE1944058A1 (de) Schaltung zum Zaehlen von Impulsen

Legal Events

Date Code Title Description
OM8 Search report available as to paragraph 43 lit. 1 sentence 1 patent law
OP8 Request for examination as to paragraph 44 patent law
D2 Grant after examination
8364 No opposition during term of opposition
8320 Willingness to grant licences declared (paragraph 23)