DE2913288C2

DE2913288C2 - Multiprozessoranlage mit einer Vielzahl von Prozessorbausteinen

Info

Publication number: DE2913288C2
Application number: DE2913288A
Authority: DE
Inventors: Joseph Carl Hazelet N.J. Antonaccio; Bernard Joseph Milford Del. Verreau
Original assignee: NCR Corp
Current assignee: NCR International Inc
Priority date: 1978-04-06
Filing date: 1979-04-03
Publication date: 1985-01-10
Also published as: GB2019069B; YU79379A; US4223380A; JPS54139352A; CA1115803A; FR2422206A1; FR2422206B1; DE2913288A1; GB2019069A; JPS6024499B2

Description

Die Erfindung betrifft eine Multiprozessoranlage mit einer Vielzahl von Prozessorbausteinen, von denen jeder eine Datenverarbeitungseinheit enthält, gemäß dem Oberbegriff des Patentanspruchs 1.

Eine derartige Muiiiprozessoraiilagc ist aus der US-PS 34 80 914 bekannt Bei der bekannten Anlage werden eine Vielzahl von Prozessoren über entsprechende interaktive Steuereinheiten mit einer gemeinsamen Sammelleitung verbunden. Die Steuerung der Sammelleitung verläuft reihenfolgemäßig über aufeinanderfolgende interaktive Steuereinheiten, und eine interaktive Steuereinheit kann nur dann die Steuerung der Sammelleitung übernehmen, wenn sie ein entsprechendes Signal von ihrer Vorgängerin empfängt Dies wird dadurch erreicht, daß die Identifikationsnummer jeder interaktiven Steuereinheit in einem geeigneten Register ihrer Vorgängerin gespeichert ist. Wenn eine interaktive Steuereinheit Zugriff zu der Sammelleitung bekommt, führt sie die angeforderte Operation aus.

Nachteilig bei dieser Anlage ist, daß die Sammelleitung für eine lange Zeit besetzt sein kann, bevor ein anfordernder Prozessor Zugriff zu ihr erhält.

Aus dem Aufsatz in »Fall Joint Computer Conference«, 1972, Seiten 719—740, nach insbesondere Fig.8b und der entsprechenden Beschreibung, Seite 722 rechte Spalte, letzter Absatz, bis Seite 723 linke Spalte erster Absatz ist ein Sammelleitungssteuersystem bekannt, bei dem eine Vielzahl von Vorrichtungen mit einer Sammelleitung verbunden sind und jede Vorrichtung einen Zähler aufweist, der Taktimpulse zählt, welche von einem gemeinsamen Oszillator verteilt werden. Wenn die Zählung die Kodierung einer Vorrichtung erreicht, die Zugriff zu der Sammelleitung anfordert, dann wird ein Signal abgegeben, das die Erzeugung der Taktimpulse blockiert. Die anfordernde Vorrichtung führt dann die Übertragungsoperation durch, bevor die Zählung wieder aufgenommen wird. Dieses bekannte System zeigt nicht die Multiprotessoranlage gemäß dem Oberbegriff des Patentanspruchs 1, bei der die Prozessorbausteine entsprechende Verbindungsanschlußeinheiten besitzen. Ferner besitzt diese Anlage den Nachteil, daß die Sammelleitung für eine lange Zeitperiode beietzt sein kann, bevor ein anfordernder Prozessor Zugriff zu ihr erhält.

Der Erfindung liegt die Aufgabe zugrunde, eine Multiprozessoranlage nach dem Oberbegriff des Patentanspruchs 1 anzugeben, bei der der Zugriff zu der Verbindungsleitung innerhalb einer vorbestimmten Zeit für jeden der Prozessorbausteine gewährleistet ist.

Diese Aufgabe v, ird gemäß der Erfindung gelöst durch eine Multiprozessoranlage mit den Merkmalen gemäß dem Patentanspruch I.

Da bei der erfindungsgemäßen Multiprozessoranlage voreeschriebene. wiederSolt auftretende Zeilintervalle den entsprechenden Prozessorbausteinen und eine niedrige Priorität dem ersten Zeichen einer Nachrichi zugeordnet werden, kann die Übertragung einer vollständigen Nachricht zwischen zwei Prozessorbausteinen stattfinden, während gleichzeitig andere Nachrichten zwischen anderen Paaren von Prozessorbausteinen übertragen werden, so daß ein regelmäßiger Zugriff aller Prozcssorbausteinc zu der Sammelleitung gewährleistet ist.

ίο Im folgenden wird ein Ausführungsbeispiel der erfindungsgemäßen Multiprozessoranlage anhand von Zeichnungen im einzeinen beschrieben. In diesen zeigt

F i g. 1 ein Blockschaltbild einer Ausführungsform der erfindungsgemäßen Multiprozessoranlage,

F i g. 2 ein Blockschaltbild eines einzelnen Prozessorbausteins, welcher in der Fi g. 1 dargestellten Multiprozessoranlage enthalten ist;

F i g. 3, welche sich aus den F i g. 3A und 3B zusammensetzt, ein Blockschaltbild eines fcndeteils einer in einem einzelnen Prozesscrbaustein enthaltenen Ubertragungsanschlußeinheit (CN R); und

F i g. 4, welche sich aus den F i g. 4A und 4B zusammensetzt, ein Blockschaltbild eines Empfängerteils einer in einem einzelnen Prozessorbaustein enthaltenen Übertragungsanschlußeinheit.

Wie aus F i g. 1 ersichtlich, besteht die erfindungsgemäße Multiprozessoranlage aus einer Anzahl (N) unabhängiger Prozessorbausteine 11-1 bis H-N, von denen jeder durch Benutzung seiner Datenverarbeitungseinheit (zentrale Verarbeitungseinheit 21) zur Ausführung bestimmter Funktionen bestimmt ist, und von denen jeder durch einen anderen Baustein aufgerufen werden kann oder selbst einen anderen Baustein aufrufen kann, um eine solche vorbestimmte Funktion im Zusammenhang mit dem gesamten Systemablauf auszuführen. Die Prozessorbausteine 11-1 bis 11-A/sind längs einer Verbindungsleitung 10 verteilt und treten untereinander über diese in Verbindung. Außer der zentralen Verarbeitungseinheit (CPU), einem Speicher und einer Eingabe-;.usgabe-Einheit (I/O) kann jeder Prozessorbaustein 11-1 bis 1 \-N weitere funktionell Verarbeitungseinheiten enthalten, wie beispielsweise Tastenfekisteuereinheiten, welche mit einer peripheren Tastenfeld-Anzeigeeinheit gekoppelt sind. Darüber hinaus kann auch die Eingabe-/Ausgabe-Einheit mit einem vorbestimmten peripheren Gerät, wie beispielsweise einem Drucker oder einer Bandeinheit, gekoppelt sein. Die einzelnen Prozessorbausteine 11-1 bis U-Λ/können voneinander verschieden sein, so daß das gesamte System aus einer Kombination solcher Prozessorbausteine besteht, deren Funktionen genau den von dem Benutzer geforderten Bedingungen genügen.

Damit die Multiprozessoranlage alle gewünschten Funktionen ausfühi in kann, ist es erforderlich, daß Informationen zu und von den verschiedenen Prozessorbausteinen 11-1 bis 11-Λ/übertragen werden können, so daß jeder Bauste-n mit den anderen Prozessorbausteinen des Gesamtsystems zusammenarbeiten kann, so daß das System in alle Arbeitsabläufe durchführen kann, für die es bestimmt ist. Da die Übertragung von Daten zwischen den Prozessorbausteinen Zeit benötigt, welche somit nicht der eigentlichen Informationsverarbeitung zur Verfügung steht, sind zur Erzielung einer wirkungsvollen Arbeitsweise eine Verminderung der für die Durchführung eines Informationsaustausches zwischen zwei Prozessorbausteinen erforderlichen Zeil und die Befreiung des Prozessor-Bausteines bzw. der zentralen Verarbeitungseinheit von der Aufgabe der Über-

wachung der Datenübertragung und des Datenempfangs äußerst erwünschte Merkmale. Diese werden mit der Multiprozessoranlage durch Verwendung einer Übertragungsanschlußeinheit in jedem Prc/.cssorbaustein erreicht, welche im folgenden als Vcrbindiingsleiteinheit (Communication Network Routing Unit-CNR) bezeichnet wird und welche die zentralen Verarbeitungseinheiten von der Aufgabe des Überwachens der Übertragungsvorgänge zwischen dem einzelnen Prozessorbausteinen 11-1 bis Μ-Λ/befreit und jedem Prozessorbaustein die gleiche Gelegenheit zur Benutzung der Verbindungsleitung 10 gibt.

Wie aus Fig. 2 ersichtlich, besitzt ein typischer Prozessorbaustein 11-1 bis 11-Λ/ eine zentrale Verarbeitungseinheit 21, eine Eingabe-/Ausgabe-Einhcit 22. einen Speicher 23 und eine Verbindungsleitcinheit (CNR) 24, welche mit einer prozessor-internen Sammelleitung 25 verbunden sind, durch weiche Daten, Adressen und Steuerinformationen innerhalb des Bausleins selbst übertragen werden. Die prozessor-internc Sammclleitung 25 und die Anschlüsse zu dieser können einen herkömmlichen Aufbau besitzen und bilden für sich allein keinen Teil der Erfindung. Gegenstand der Erfindung ist vielmehr die Art und Weise, in welcher ein Prozessorbaustein mit einem anderen Prozessorbaustein in Verbindung tritt und demzufolge richtet sich die folgende Beschreibung auf Einzelheiten der Verbindungsleiteinheit und deren Arbeitsweise bei der Durchführung von Übertragungsvu; hängen zwischen Prozessorbausteinen 11-1 bis W-Nüber die Verbindungsleitung 10.

Die Verbindungsleiteinheit 24 innerhalb jedes Prozessorbausteins spricht auf Anfragen der zugeordneten zentralen Verarbeitungseinheit 21 an, wenn dieser Baustein mit einem anderen Prozessorbaustein in Verbindung treten möchte, und überwacht ferner die Baustein-Verbindungäleiiurig 10 bezüglich Übertragungen von anderen Prozessorbausteinen. Zu diesem Zweck enthält jede Verbindungsleiteinheit einen Sender, einen Empfänger und zugeordnete Steuerlogikschaltungen. Zum besseren Verständnis der Aufgaben jeder Verbindungsleiteinheit CNR werden der Sende- und Empfängertcil derselben eigens beschrieben, wonach eine Erläuterung der Arbeitsweise des gesamten Systems für einen als Beispiel gewählten Informationsaustausch zwischen verschiedenen Prozessorbausteinen folgt, welcher durch die Verbindungsleiteinheiten des sendenden bzw. empfangenden Prozessorbausteins ausgeführt wird.

Aufbau des Sendetcils der Verbindungsleiteinheit

50

In F i g. 3 sind die einzelnen Komponenicn des Sendeteils einer Verbindungsleiteinheil 24 und die Sammelleitungsanschlüsse sowohl für die prozessor-internen Verbindungen als auch für die Verbindungen zwischen verschiedenen Prozessorbausteinen dargestellt. Die Steuerschaltung der Verbindungsleiteinheit, welche dem Sendeteil und dem Empfängerteil derselben gemeinsam ist, ist sowohl in F i g. 3 als auch in F i g. 4 dargestellt, um eine vollständige Beschreibung sowohl des Sendevorgangs ais auch des Empfangsvorgangs zu erleichtern, wobei die jeweils gleichen Schaltungskomponenten in den F i g. 3 und 4 mit den gleichen Bezugszeichen versehen sind.

Die prozessor-inieme Sarnmeileiiung 25 ist mit vier separaten Anschlußschaltungen 49—52, welche als An-Schlußschaltungen A. B. L und K bezeichnet werden, und außerdem mit internen Verarbeitungseinheiten IPU gekoppelt. Die Anschlußschaltung A 49 ist eine doppelseitig gerichtete Daten-Sammelleitung-Anschlußschaltung, welche den die Daten übertragenden Teil der Sammelleitung 25 über eine Leitung 83 mit einem Datcnrcgister 48 verbindet, in weichem Daten vor dem Übertragungsvorgang gespeichert werden. Bei dem dargestellten Ausführungsbeispiel ist das Datenregister 48 ein B-Bit-Spcicherregister, dessen Inhalt über Treiberstufen 59—66 und über Leitungen 93—100 an den die Daten übertragenden Teil der die einzelnen Bausteine verbindenden Verbindungsleitung 10 gelangt. Es sei darauf hingewiesen, daß die Anzahl der Datenbits nicht auf 8 beschränkt ist, sondern in Abhängigkeit von den jeweiligen Erfordernissen des Systems erhöht oder vermindert werden kann. Die über die prozessor-interne Sammelleitung 25 an die Anschlußschaltung A gelangenden Daten sind vor der Übertragung in dem Speicher 23 (Fig. 2) gespeichert und werden aus diesem zeichenweise ausgelesen und für den Scndcvorgang in dem Register 48 zwischengespeichert. Die Anschlußschaltung ß50 ist eine doppelt gerichtete Steuer-Sammelleitungs-Anschlußschaltung zur Steuerung der Priorität und Bestimmung der Daten von der Verbindungsleiteinheit eines Prozessorbausteins zu der Verbindungsleiteinheit eines anderen Prozessorbausteins. Eine Leitung 82 stellt einen Vicr-Draht-Kanal von der AnschluBschaltung flzu einem Prioritäten- und Identifikationsivgister 47 dar. Drei der Drähte führen einen binären 3-Bit-Code, welcher die Adresse der Verbindungsleitcinheit darstellt, für die die zu übertragende Information bestimmt ist, während der vierte Draht ein Prioritätsbit führt, welches für die Arbeitsweise der Verbindungsleiteinhcit charakteristisch ist. Der Inhalt des Registers 47 wird über Treiberstufen 55—58 und Ausgangsleiter 89—92 mit der die verschiedenen Bausteine verbindenden Sammelleitung 10 gekoppelt.

rv_e A,nsch!^ßscha!tung L 5! ist eine impulsgesteuerte Verbindungsleiteinheit-Steueranschlußschaltung, welche von der Verbindungslciteinheit kommende Steuersignale an verschiedene Logikclemente der Übertragungsschaltung anlegt, welche für den Betrieb der Verbindungslciteinheit erforderlich sind. Die Anschlußschaltung K 52 ist eine Datenhalte-Verbindungsleiteinheit-Steucranschlußschaltung zur Programmierung der Identität des Prozessorbausteins in bezug zu den anderen Bausteinen des Systems, wie dies während der Vorbereitung des Systems festgelegt wurde. Ein bei der Vorbereitung erzeugter binärer Drei-Bit-Code wird über eine Leitung 73 zu einem Verbindungsleiteinheit-Identifikationsregister 37 geliefert. Ein weiterer Ausgang der Anschlußschaltung K 52 ist über eine Leitung 71 mit einer Treiberstufe 33 gekoppelt, welche mit dem Übertragungs-Ausgang eines binären Drei-Bit-Zählers 32 des Steuerlogikteils der Verbindungsleiteinheit verbunden ist. Der Übertragungs-Ausgang 26 des Zählers 32 einer der Verbindungsleiteinheiten des Systems ist mit der Treiberstufe 33 verbunden und wird zur Steuerung der Taktsynchronisation aller anderen Verbindungsleiteinheiten verwendet, welche mit der Verbindungsleitung 10 gekoppelt sind; das Auftreten dieses Verbindungsleitungs-Synchronisationssignals wird jedem Prozessorbaustein des Systems über ein bestimmtes Bit der Anschlußschaltung K angezeigt welches über die Leitung 71 der Treiberstufe 33 und einem Inverter 34 zugeführt wird. Der Ausgang des Inverters 34 steuert eine Treiberstufe 35, dessen Ausgang die Rückstellung einer Teilerstufe 31 und des Zählers 32 steuert Bei dem als Verbindungsleitungs-Synchronisationssteuerbaustein ausgewählten Prozessorbaustein ist dasjeni-

ge Bit der Anschlußschaltung K, mil welchem die Leitung 73 gekoppelt ist, gesetzt, um den Übertrags-Ausgang des Zählers 32 über eine Leitung 69 mit der Verbindungsleitung IO zur Verwendung durch alle anderen Verbindungsleiteinheiten zu koppeln, während das entsprechende Bit der Anschlußschaltung K der anderen ProzLi..Orbausteine gesetzt ist, um die Kopplung des Übertrags-Ausgangs ihrer Zähler 32 mit der Verbindungsleitung 10 zu verhindern, während die Treiberstufe 35 dazu vorbereitet wird, das Übertragssignal von dem Zähler 32 des Sammelleitungs-Synchronisations-Steuer-Bausteins über eine Leitung 70 an die Rückstelleingänge ihrer Teilerstufe 31 und ihres Zählers 32 anzulegen.

Wie bereits erwähnt, besteht einer der vorteilhaften Merkmale der Erfindung darin, daß jedem Prozessorbaustein die gleiche Gelegenheit garantiert wird, Informationen zu einem anderen Pro/essorbausiein zu übertragen. Aus diesem Grunde wird die grundsätzliche Steuerung für die Übertragung einer Information von einer Verbindungsleiteinheit durch den n-Bit-Zähler 32 (3 Bits bei dem beschriebenen Ausführungsbeispiel) bewirkt, welcher Taktimpulse mit einer vorbestimmten Geschwindigkeit zählt und beim Erreichen seiner Kapazität (wenn ein Übertragssignal erzeugt wird) mit einem neuen Zählzyklus beginnt. Die verschiedenen durch die η-Bits des Zählers 32 dargestellten Binärcodes entsprechen den Adressen der Prozessorbausteine 11-1 bis 11-/Vdes Systems. Bei Verwendung eines Drei-Bit-Zählers 1.2 ergeben sich somit maximal acht Codes, welche als Adressen für Prozessorbausteine verwendet werden können, zwischen denen ein Datenaustausch stattfinden kann. Es sei darauf hingewiesen, daß das System nicht auf acht Prozessorbausteine beschränkt ist, sondern je nach den Erfordernissen erweitert oder auch beschränkt Wr^°r, t"»Pⁿ iinA -ium* mif Airtfo^ko \3U*ijtf> durch Verändern der Zählkapazität und der entsprechenden Identifikationscodes für die Prozessor-Bausteine.

In Fig. 3 ict der /i-Bit-Zähler 32 als Drei-Bit-Binärzähler ausgebildet, welcher über eine Leitung 68 von der Teilerstufe 31 kommende Taklimpulse zählt. Die Teilerstufe 31 teilt die über eine Leitung 67 gelieferte Systemtaktfrequenz CL (dieses Taktsignal steuert die gesamten Prozessorabläufe mit einer relativ höheren Frequenz), um einen geeigneten Faktor, um dadurch nacheinander die einzelnen Adressen (oder Zeitabschnitte) zu bilden, welche den entsprechenden Verbindungsleiteinheiten zugeordnet sind, wobei die Beendigung von notwendigen internen Operationen für die Informationsübertragung (oder den Empfang) ermöglicht werden. Um einer bestimmten Verbindungsleiteinheit 24 die Möglichkeit für eine Informationsübertragung anzuzeigen, ist eine Vergleichsslufe 36 über Leiter 110— 112 mit entsprechenden Stufen des Zählers 32 und über Leiter 113—115 mit entsprechenden Stufen eines Registers 37 verbunden. Wenn der Inhalt des Zählers 32 mit der in dem Register 37 gespeicherten Prozessor-Identifikation übereinstimmt, liefert die Vergleichsstufe 36 über einen Leiter 84 ein Ausgangssignal an einen Eingang eines UND-Gliedes 38. Der andere Eingang des UND-Gliedes 38 ist über einen Leiter 85 mit dem (?-Ausgang eines ÜBERTRAGEN-»EIN«-Flip-Flops 39 gekoppelt Dieses Flip-Flop 39 dient dazu, den Sender einzuschalten. Dies bedeutet, daß die Verbindungsleiteinheit nicht in der Lage ist. Daten zu einem anderen Prozessorbaustein zu übertragen, außer das Flip-Flop 39 befindet sich in seinem eingeschalteten Zustand. Der Einstell-Eingang 5 des Flip-Flops 39 ist über eine Leitung 75 mit einer Steuerlogikschaltung 150 verbunden, während sein Rückstelleingang R mit dem Ausgang eines ODER-Gliedes 40 verbunden ist. Die Steuerlogikschaltung 150 ist mit der prozessor-internen Sammelleitung 25 und über eine Rückstell-Leitung 72 und eine Synchronisationsleitung 162 mit der zentralen Verarbeitungseinheit 21 verbunden und erzeugt verschiedene Steuersignale in Übereinstimmung mit dem Systemtakt.

so daß die Operationen des Senderteils als auch des Empfängerteils der Verbindungsleiteinheit in einer vorbestimmten Folge ablaufen. Die Steuerlogikschaliung 150 läßt sich aufgrund der in der Beschreibung genannten Eingangs- und Ausgangs-Signale vom Fachmann auf einfache Weise durch Zusammenstellen eines entsprechenden Verknüpfungsnetzwerkes realisieren. Zunächst liefert die Steuerlogikschaltung 150 ein Signal auf dem Lciici 74, uni uic an uci AnSCiuUßäCnäiiUfig A anliegenden Daten in das Register 37 zu laden. Sie liefert außerdem über die Leitung 75 ein Signal an den Einstelleingang S des ÜBERTRAGEN-wElNw-Flip-Flops 39 an den Laden- oder Schreib-Eingang LD eines Prioritäts-Identifikationsregisters 47 und an einen Eingang cir.es ODER-Gliedes 43, dessen Ausgang mit dem

Rückstelleingang R eines ÜBERTRAGEN-BESTÄTI-GEN-Flip-Flops 42 gekoppelt ist. Schließlich liefert die Steuerlogikschaltung 150 über eine Leitung 76 auch ein Signal an den Ladeeingang des Datenregisters 48. Das ÜBERTRAGEN-BESTÄTIGEN-Flip-Flop 42 dient zur

jo Speicherung einer Anzeige dafür, ob ein übertragenes Nachrichtcnzeichen von dem Prozessorbaustein, für den die Nachricht bestimmt ist, empfangen oder aufgenommen wurde oder nicht.

Der <?-Ausgang des ÜBERTRAGEN-»EIN«-Flip-

J5 Flops 39 ist über eine Leitung 85 mit einem Eingang eines UND-Gliedes 38 verbunden, so daß in Abhängigkeit von einem Ausgangssignal der Vergleichsstufe 36 über eine Leitung 84 und von dem eingestellten Zustand des ÜBERTRAGEN-»EIN«-Flip-Flops 39 das UND-Glied 38 über den Leiter 86 ein Vorbereitungssignal an ein UND-Glied 53 und an die Treiberstufen 54—66 liefert. Die Treiberstufe 54 ist mit einem »!«-Bit-Eingang fest verdrahtet und ihr Ausgang ist über eine Leitung 88 mit der Vcrbindungslcitung 10 gekoppelt, um anzuzeigen, daß der Inhalt des Prioritätsbits, der Bestimmungsempfängcr-ldentifikationsbits und der Datenbits der Verbindungsleiiung 10 gültige Informationen darstellen. Der zweite Eingang des UND-Gliedes 53 ist über einen Leiter 87 mit einem Bestätigungsleiter der Sammelleiso tupg 10 verbunden. Falls der Prozessorbaustein, für den die übertragene Information bestimmt ist. tatsächlich die übertragenen Daten empfängt, zeigt er den Empfang der Daten über den Bestätigungsleiter an. wodurch der Leiter 87 auf hohes Potential geht und ein Ausgangssignal von dem UND-Glied 53 erzeugt wird, durch welches das ÜBERTRAGEN-BESTÄTIGEN-Flip-Flop 42 eingestellt wird, wodurch wiederum sein Ausgang Q auf hohes Potential geht und dadurch den sendenden Prozessorbaustein von dem Empfang der Daten im

Μ empfangenden Prozessorbaustein informiert

Der Ausgang des Flip-Flops 42 ist über eine Leitung 81 mit einem Mono-Flop 41 als Verzögerungsglied, mit einem Eingang eines UND-Gliedes 46 und mit einem Bit der Anschlußschalturig B 50 gekoppelt Der Ausgang des Mono-Flops 41 ist über eine Leitung 101 mit einem Eingang eines ODER-Gliedes 40 verbunden. Eine vorbestimmte Zeitspanne nach dem Empfang eines Bestätigungs-Signals, durch welches das ÜBERTRAGEN-BE-

STÄTIGEN-Flip-Flop 42 eingestellt wird, erzeugt das Mono-Flop 41 ein Ausgangssignal, welches über das ODER-Glied 40 das Flip-Flop 39 rückstellt. Das Flip-Flop 39 wird außerdem über das ODER-Glied 40 durch ein über den Leiter 72 von der zentralen Verarbciiungseinheh kommendes Prozessor-Rückstellsignal rückgestellt. Diesei Prozessor-Rückstellsignal wird ferner über ein ODER-Gried 44 an den Rückslellcingang eines

ÜBERTRAGEN-UNTERBRECHEN-VORBEREI-TEN-Flip-Flops 45 angelegt. Dieses Flip-Flop 45 hält ein von der Anschlußschaltung L kommendes Stcuereingangssignal fest, um entweder die Durchschaltung eines an dem (^Ausgang des ÜBERTRAGEN-BF.STÄ-TIGEN-Flip-Flops 42 auftretenden Signals über das UND-Glied 46 und über eine Leitung 70 zu der zentralen Verarbeitungseinheit CPU vorzubereiten oder zu sperren. Falls nach der Beendigung eines Datenübertragungsvorgangs ein Unterbrechen-Signal an die /entrain Verarbeitungseinheit zu liefern ist, dann wird dasjenige Bit der Anschlußschaltung L, welches mit einer Leitung 80 gekoppelt ist, aktiviert, wodurch das ÜBERTRA-GEN-UNTERBRECHEN-VORBEREITEN-Flip-Flop 45 gesetzt und das UND-Glied 46 vorbereitet wird. Falls nach der Beendigung eines Datenübertragungsvorgangs kein Unterbrechen-Signal an die zentrale Verarbeitungseinheit zu liefern ist, wird das mil einer Leitung 79 gekoppelte Bit der Anschlußschaltung L, aktiviert, wodurch das ÜBERTRAGEN-UNTERBRECHEN-VORBEREITEN-Flip-Flop 45 über das ODER-Glied 44 rückgestellt und dadurch das UND-Glied 46 gesperrt wird. Die Anschlußschaltung L enthält ferner zwei zusätzliche Bit-Signale, welche mit den Leitern 77 und 78 gekoppelt sind, welche dazu dienen, über das ODER-Glied 40 das ÜBERTRAGEN-»E1N«-Flip-Flop 39 und über das ODER-Glied 43 das ÜBERTRAGEN-BESTÄ-TIGEN-Flip-Flop 42 rückzustellcn. Die Aktivierung desjenigen Bits der Anschlußschaltung L mit welchem der Leiter 77 gekoppelt ist, deaktiviert den Sender, da das ÜBERTRAGEN-»EIN«-Flip-Flop 39 rückgestellt wird, während die Aktivierung desjenigen Bits der Anschlußschaltung L mit ~->elchem der Leiter 78 gekoppelt ist. das ÜBERTRAGEN-BESTÄTIGEN-Flip-Flop 42 rückstellen.

Aufbau des Empfängerteils der Verbindungsleiteinhcit

In Fig.4 sind die Schaltungskomponentcn des Empfängerteils der Verbindungsleiteinheit und die Sammclleitungsverbindungen sowohl für die baustein-interncn als auch für die externen Verbindungen dargestellt. Wie dies auch bei den Verbindungen zwischen der bausteininternen Sammelleitung 25 und den Logikelcmenten des Senders der Fall war, erfolgt die Übertragung der Adressen-, der Daten- und Steuersignale zwischen dem Empfängerteil der Verbindungsleiteinheit und der baustein-internen Sammelleitung 25 aufgrund der Wirkung der Anschlußschaltungen A. B, L und K. Die Anschlußschaltung A 49 ist über Leitungen 177 mit einem Datenregister 176 gekoppelt, in welches Daten aus einem anderen der Prozessor-Bausteine 11-1 bis U-N über die Dateneingänge 168—175 von der externen Verbindungsleitung 10 her geladen werden. Während beim Sender die doppelt gerichtete Datenanschlußschaltung A dazu verwendet wird, auf der Sammelleitung 25 vorhandene Daten dem abgehenden DateBfegisteir 48 (Fig.3) zuzuführen, dient beim Empfänger die Anschlußschaltung A dazu, ankommende Daten, welche in dem Register 176 zwischengespeichert werden, der Sammelleitung 25 zuzuführen. Der datenübertragende Teil der Sammelleitung 25 kann über die zentrale Verarbeitungscinhc'.t 21 mit einem Nachrichtenpufferteil des Speichers 23 (Fig. 2) gekoppelt sein, welcher dazu dient, die nacheinander ankommenden Datenzeichen in der Reihenfolge ihres Empfangs zu speichern, so daß sie durch die zentrale Verarbeitungscinheit des Empfängers verarbeitet werden können.
Die Anschlußschaitung S 50 ist über eine Leitung 204 mit dem Prioritälen-Identifikations-Register 192. über eine Leitung 215 mit dem (^-Ausgang des PRIORITÄTS-ART-Flip-Flops 199 und über eine Leitung 203 mit dem (^-Ausgang des EMPFÄNGER-BESTÄTI-GEN-Flip-Flops 202 verbunden. Das PRIORITÄTS-ART-Flip-Flop 199 bestimmt, ob ein ankommendes Nachrichtenzeichcn von dem Empfänger akzeptiert oder aufgenommen wird. Aus diesem Grunde hält das PRIORITÄTS-ART-Flin-Flnn 1<¥) dip Priorität fest, welche ein ankommendes Nachrichtenzeichen besitzen muß, um aufgenommen zu werden. Wenn sich das PRIORITÄTS-ART-Flip-Flop 199 in seinem rüekgestellten Zustand befindet, werden Zeichen sowohl mit niedriger als auch mit hoher Priorität aufgenommen. Wenn sich jedoch das PRIORITÄTS-ART-Flip-Flop 199 in seinem eingestellten Zustand befindet, dann werden nur Zeichen mit hoher Priorität aufgenommen. Da das Prioritäts-Protokoll des Übertragungssystems das erste Zeichen einer Nachricht als ein Zeichen mit niedriger Priorität und alle folgenden Zeichen als Zeichen mit

hoher Priorität festlegt, wird das PRIORITÄTS-ART-Flip-Flop 199 durch die Aufnahme des ersten Zeichens einer Nachricht eingestellt, wodurch die Aufnahme von von anderen Prozessorbausteinen kommenden Nachrichten solange verhindert wird, bis die Übertragung der gerade empfangenen Nachricht beendet ist.

Das EMPFÄNGER-BESTÄTIGEN-FIip-Flop 202 wird zur Anzeige dafür verwendet, ob der Empfänger ein Nachrichtenzeichcn aufgenommen hat oder nicht. Normalerweise ist das EMPFÄNGER-BESTÄTIGEN-Flip-Flop 202 in seinem rückgestellten Zustand, wird jedoch beim Aufnehmen eines Nachrichtenzeichens eingestellt. Diese Bestätigung des Empfangs eines Nachrichtenzeiehcns wird wiederum der Anschlußschaitung ßangezf'gt und kann die Lieferung eines maskierbaren Unterbrcchcn-Signals an die zentrale Verarbeitungseinheit bewirken. Die Zustände der Stufen des Registers 192 und der Flip-Flops 199 und 102 werden somit über die Anschlußschaltung B an die interne Sammelleitung 25 angelegt, um die zentrale Verarbeitungseinheit über

w die Adresse des sendenden Prozessorbausteins sowie darüber zu informieren, ob Daten von dem sendenden Prozessorbaustein angenommen werden sollen (d. h. über die Priorität des Nachrichtenzeichens) und ob die Daten angenommen worden sind. Die Anschlußschaltung L 51 legt Steuersignale von der zentralen Verarbeitungseinheit an verschiedene Logikelemente des Empfängers an. Diese Steuersignale werden dazu verwendet, den Zustand der Flip-Flops 191, 199 und 208 über die Leitungen 195, 200, 209 und 212 voreinzustellen. Wenn das der Leitung 195 zugeordnete Bit gesetzt ist, dann wird der Empfänger durch Rückstellen des EMPFÄNGER-»EIN«-Flip-Flops über ein ODER-Glied 194 und eine Rückstell-Stcuerleitung 193 ausgeschaltet. Das EMPFÄNGER-wEINw-Flip-Flop 191 hält somit die erlaubte Operationsbedingung des Empfängers fest. Wenn das EMPFÄNGER-»EIN«-Flip-Flop eingestellt wird, dann wird der Empfänger eingeschaltet und überwacht die externe Verbindungsieitung 10 im

Hiiiblick auf an ihn adressierte Nachrichtenzeichen. Wenn das EfviFFÄNGER-»EIN«-Fl!p-Flop 191 rückgeiiellt wird, dann wird der Empfänger abgeschaltet und kann keine an ihn adressierte Nachrichtenzeicheu aufnehmen.

Wenn das Bit der Anschlußschaltung L. welches der Leitung 200 zugeordnet ist, gesetzt wird, dann wird das PRIORITÄTS-ART-Flip-Flop 199 rückgestellt. Die entsprechenden Bits der Anschlußschaltung L welche den Leitungen 209 und 212 zugeordnet sind, werden dazu verwendet, das EMPFÄNGER-UNTERBRECHEN-VORBEREITEN-Flip-Flop 208 rückzustellen oder einzustellen, wodurch gesteuert wird, ob ein Unterbrcchen-Signal über die Leitung 207, ein UND-Glied 205 und eine Ausgangsleitung 206 an die zentrale Verarbeitungseinheit angelegt wird, wenn das Flip-Flop 202 zur Bestätigung des Empfangs übertragender Daten eingestellt wird. Das EMPFÄNGER-UNTERBRECHEN-VORBEREITEN Flip-Flop 208 stellt somit eine steuerbare Maske fin an die zentrale Verarbeitungseinheit zu liefernde Unterbrechen-Signale dar, welche immer dann erzeugt werden, wenn Daten angenommen wurden. Die Anschlußschaltung K 52 wird wieder dazu verwendet, die der betreffenden Verbindungsleiteinheit zugeordnete Adresse über die Leitung 73 in das Identifikationsregister 37 und das Sammelleitungs-Synchronisations-Steuer-Zustandsbit über die Leitung 71 in die Steuerschaltung einzugeben.

Das Identifikationsregister 37, weiches dem Senderund Empfängerteil (Fig.3 und 4) der Verbindungsleiteinheit gemeinsam ist, speichert seine Identifikationsadresse, welche ihm über die Anschlußschaltung K zugeführt wird und liefert die die Adresse definierenden Bitwerte über Leitungen 113 bis 115 an eine Vergleichsstufe 156(Fig.4). Die Vergleichsstufe 156 ist über Eingüngsieiter 160 bis 162n'iiiden Besiimrnungs-iueruifikationsbits der externen Verbindungsleitung 10 gekoppelt und erzeugt auf einer Leitung 188 immer dann ein Ausgangssignal, wenn die an den Eingängen 160 bis 162 anliegende Adresse mit dem Adresseninhali des Registers 37 übereinstimmt, wodurch der Empfänger darüber informiert wird, daß ein anderer der Prozessorbausteine 11-1 bis 11-Λ/eine Nachricht an ihn sendet.

Der Ausgangsleiter 188 ist mit einem Eingang eines UND-Gliedes 178 verbunden. Ein anderer Eingang des UND-Gliedes 178 ist über die Leitung 68 mit dem Ausgang der Teilerstufe 31 verbunden, so daß das UND-Glied 178 synchron mit dem Verbindungsleiteinheit-Takt aktiviert wird. Ein Eingangsleiter 189 des UND-Gliedes 178 ist mit dem Sammelleitung-Aktiv-Bit der externen Verbindungsleitung 10 gekoppelt, welches die Gültigkeit der Daten, Priorität und ldentifkationsinformation auf der Verbindungsleitung 10 anzeigt. Ein weiterer Eingangsleiter 187 des UND-Gliedes 178 ist mit dem Q-Ausgang des EMPFÄNGER-wEINw-Flip-Flops 191 gekoppelt, während ein letzter Eingangsleiter 186 dieses UND-Gliedes 178 mit dem Ausgang eines ODER-Gliedes 185 verbunden ist. Ein Eingang des ODER-Gliedes 185 ist über einen Leiter 190 mit dem Q-Ausgang des PRIORITÄTS-ART-Flip-Flops 199 verbunden, während ein zweiter Eingang des ODER-Gliedes 185 über einen Leiter 184 mit dem Ausgang eines UND-Gliedes 183 gekoppelt ist Ein Eingang des UND-Gliedes 183 ist mit dem Q-Ausgang des PRiORlTATS-ART-Flip-Flops 199 gekoppelt während ein zweiter Eingang über einen Leiter 182, eine Treiberstufe 188 und einen Leiter 167 mit dem Prioritätsbit der externen Verbindungsleitung 10 gekoppelt ist Der Ausgang der

Treiberstufe 181 ist ferner über einen Leiter 182 mit der Prioritätsbitstufe des Registers 192 verbunden. Das UND-Glied 178 stellt das Grundverknüpfungsglied für die Steuerung des Empfängers (F i g. 4) dar und gestattct oder verhindert das Arbeiten des Emofängers in Abhängigkeit davon, ob der Empfänger vorbereitet ist, ob er durch eine andere Verbindungsleiteinheit aufgerufen ist und ob er noch dabei ist, Informationen von einer anderen Verbindungslcitcinheii zu empfangen oder

ίο nicht. In dem /ulctzt genannten Fall ist die Prioritätsart derart, daß der Empfang von Daten nur von derjenigen Verbinclungsleitcinhcit fortgesetzt wird, von welcher bccits Daten durch den Empfänger angenommen wurden, und zwar solange, bis die Übertragung abgeschlossen ist oder unterbrochen wird. Der bereits tätige Prozessorbaustein H-I bis H-N hat somit Vorrang (aufgrund der hohen Priorität seines Nachrichtenzeichens) gegenüber uiicti anderen Versuchen, Cine Verbindung aufzunehmen, so daß selbst dann, wenn die Vergleichsstufe 156 auf dem Leiter 188 ein Ausgangssignal erzeugt, durch welches angezeigt wird, daß eine Verbindungsleiteinhcit eines anderen Prozessorbausteins einen Verbindungswunsch an ihn gerichtet hat, das UND-Glied 173 durch das PRIORITÄTS-ART-Flip-Flop 199 entaktiviert wird, welches anzeigt, daß die neu übertragende Verbindungsleiteinhcit keine hohe Priorität besitzt und deshalb warten muß. bis der Vorrang genießende Prozessorbaustein die Übertragung einer vollständigen Nachricht beendet hat.

Der Ausgang des UND-Gliedes 178 ist über einen Leiter 179 mit einer Treiberstufe 180 verbunden, deren Ausgang über einen Leiter 166 mit dem Bestätigungsbit der externen Verbindungsleitung 10 verbunden ist. Der Leiter 179 ist ferner mit den Lade-oder Schreib-Eingängen LD der Register 192 und 176 und mit einer Verzö-

Der Ausgang des Mono-Flops 178 ist über ei .en Leiter 198 mit ODER-Gliedern 197 und 194 verbunden. Eine vorbestimmte Zeitperiode nach dem Empfang eines Ausgangssignals von dem UND-Glied 178 liefert das Mono-Flop 178 über die ODER-Glieder 197 und 194 einen Impuls an den Einstelleingang des PRIORIT VTS-A RT-Flip-Flops 199 bzw. an den Rückstelleingang des EMPFÄNGER-»E1N«-Flip-Flops 191. Die durch das Mono-Flop 178 erzielte Verzögerung ist ausreichend, die Zeitspanne eines individuellen Zeitabschnittes zu überdecken, während welcher Daten von einer sendenden Verbindungsleiteinheit von der empfangenden Verbindungsleiteinheit angenommen werden, ein Empfänger-Bestätigen-Signal durch das Flip-Flop 202 gehalten, ein Unteibrechen-Signal an die zentrale Verarbeitungseinheit geliefert und ein Bestätigungs-Signai zu dem sendenden Prozessorbaustein zurückgesandt wird. Die ODER-Glieder 194 und 197 sowie die ODER-Glieder 201 und 211 sind ebenfalls mit der Prozessorbaustein-Rückstelleitung 72 verbunden, welche während des Einleitungsvorganges die Zustände der Flip-Flops 191,199, 202 und 208 voreinstellt.
Der Einstelleingang des EMPFÄNGER-»EIK«-Flip-Flops 191 ist über einen Leiter 154 mit der Steuerlogikschaltung 150 verbunden, so daß der Empfängerteil der Verbindungsleiteinheit wirksam eingeschaltet wird, um unter Steuerung seiner zentralen Verarbeitungseinheit auf ankommende Nachrichten zu achten. Das auf dem Leiter 154 vorhandene Signal wird über ein ODER-Glied 201 ferner dem Rückstelleingarig des EMPFÄN-GER-BESTÄTIGEN-Flip-Flops 202 zugeführt Der Q-Ausgangdes EMPFÄNGER-BESTÄTIGEN-Flip-Flops

i4

202 ist über den Leiter 203 mit dem UND-Glied 205 und mit einem ausgewählten Bit der Anschlußschaltung B 50 gekoppelt Wenn das EMPFÄNGER-BESTÄTIGEN-Flip-Flop 202 über den Leiter 179 durch ein Ausgangssignal des UND-Gliedes 178 eingestellt wird, wodurch angezeigt wird, daß diese Verbindungsleiteinheit aufgerufen bzw. adressiert wurde und dabei ist. Daten anzunehmen, dann wird eine Empfänger-Bestätigen-Anzeige an die Anschlußschaltung B geliefert, um Zustandsinformationen für das Nicht-Unterbrechen von Empfängerroutinen oder die gemeinsame Verwendung eines Unterbrechen-Vektors abzugeben. In Abhängigkeit davon, ob das Unterbrechen-Vorbereiten-Bit über die Anschlußschaltung L gesetzt ist. wird ein Empfänger-Unterbrechen-Signal über das UND-Glied 205 in Abhängigkeit von dem Voreinstell-Zustand des Empfänger-Unterbrechen-Vorbereiten-Flip-Flops 208 an die zentrale Verarbeitungseinheit geliefert. Die übrigen in den Fig.4A und 4 B dargestellten Komponenten sind die gleichen Komponenten, wie sie bereits im Zusammenhang mit den F i g. 3A und 3B beschrieben wurden und sind in beiden Fällen mit den gleichen Bezugszeichen bezeichnet.

Arbeitsweise

Für die folgende Beschreibung der Arbeitsweise des oben beschriebenen Nachrichtenübertragungssystem sei angenommen, daii ein als Beispiel gewähltes Terminal aus fünf Prozessorbausteinen 11-1 bis 11-5 besteht. Um ein systematisches Verfahren festzulegen, nach welchem der Nachrichtenaustausch zwischen den einzelnen Bausteinen zu erfolgen hat, wird einem Prozessorbaustein des Terminals, welcher im folgenden als Hauptprozessorbaustein (MPB) bezeichnet wird, die Aufgabe zugeteilt, den verschiedenen in dem Terminal enthaltenen Prozessorbausteinen Adressen und Zeitabschnitte zuzuordnen. Die anderen Prozessorbausteine des Terminals werden im folgenden als Bausteine mit wahlweise auszuführenden peripheren Funktionen (OPF-Module) bezeichnet. Bei dem gewählten Ausführungsbeispiel mit fünf Bausteinen sind somit ein MPB-Baustein zusammen mit vier OPF-Bausieinen längs der Vcrbindungsleitung 10 verteilt.

Da die Art und Weise, in welcher den verschiedenen Prozessorbausteinen Adressen zugeordnet werden, im wesentlichen eine spezielle Daienvcrarbeitungsoperation darstellt und für das Verständnis der Erfindung nicht erforderlich ist, wird auf eine Beschreibung dieser speziellen Operation der zentralen Verarbeitungseinheit des MPB-Bausteins verzichtet. Es sei lediglich angenommen, daß jedem der fünf Prozessorbausteine des Systems eine Adresse bzw. ein Zeitabschnitt zugeordnet wurde. Aufgrund des erstellten Protokolls kann dem MPB-Baustein die Adresse 000 und den vier OPF-Bausteinen die Adressen 001 bis 100 aufeinanderfolgend zugeordnet werden. Würde das System acht Prozessorbausteine enthalten, dann würde dem MPB-Baustein die Adresse 000 und den sieben OPF-Bausteinen des Systems die übrigen Adressen 001 bis 111 aufeinanderfolgend zugeteilt werden. Vorzugsweise werden die Adressen in Abhängigkeit von einer bestimmten Rangfolge zugeteilt, welche sich durch die jeweilige Art oder Aufgabe der einzelnen Prozessorbausteine innerhalb des Systems ergibt, wobei sich die Art bzw. Aufgabe der einzelnen Prozcssorbausteinc nach der Gesamtfunktion des Systems und/oder nach den mit den einzelnen Prozessorbausteinen gekoppelten peripheren Einheiten richtet. Für die folgende Erläuterung der Arbeitsweise des Systems sei angenommen, daß die OPF-Bausteine 001 und 100 mit dem OPF-Baustein 010 zusammenarbeiten bzw. eine Nachricht an diesen senden möchten.

Diese Nachrichten können Anfragen nach einer Übertragung von Informationen von der aufgerufenen zentralen Verarbeitungseinheit, nach der Verwendung der ihr zugeordneten peripheren Einheit, -lach der ihr eigenen Prozessor-Operation usw. sein. Die Erfindung ist nicht auf die Datenverarbeitungsoperationen der Bausteine selbst gerichtet, sondern auf die Art und Weise, wie die Nachrichten zwischen den einzelnen Bausteinen übertragen werden, so daß eine Beschreibung des Inhalts einer Nachricht für das Verständnis des verwendeten Obertragungsverfahrens nicht erforderlich ist Zum besseren Verständnis der Beschreibung sei jedoch angenommen, daß eine typische Nachricht so angeordnet ist. daß das erste Datenwort ein Nachrichtensteuerzeichen enthält, welche die Länge der Nachricht angibt (die Gesarrüzah! der die Nachricht darstellenden Datev.wörter, so daß der Nachrichtenpufferspeicher in dem aufgerufenen Prozessorbaustein aufeinanderfolgende Speicherplätze zur Speicherung zuweisen kann und erkennt, wenn das letzte Nachrichtenzeichen empfangen wurde und damit die Nachricht abschließt).

Zu Beginn wird jede Verbindungsleiteinheit gelöscht, so daß sie zum Empfang einer Nachricht von einem anderen Prozessorbaustein bereit ist, welcher die Hilfe eines oder mehrerer der unabhängigen Prozessorbausteine und/oder zugeordneter peripherer Einrichtungen des Systems benötigt Nach der Vorbereitung wird jedes Verbindungsleiteinheit-Identifikations-Register 37 mit einer Adresse geladen, welche einem der acht binären Drei-Bit-Zahlen oder Taktzählungen entspricht, welche von dem Zähler 32 periodisch erzeugt werden. Diese Bits werden von der Anschlußschaltung K über die Leitung 73 geladen. Das Verbindungsleiteinheitidentifikations-Register 37 des OPF-Bausteins 001 enthält somit das binäre Wort 001. In ähnlicher Weise enthalten die Vcrbindungsleitcinheit-Identifikations-Register 37 der anderen vier Bausteine einschließlich des MPB-Bausteins die durch die ihnen zugeordneten Zeitabschnitte dargestellten Adressen. Unter der Annahme, daß die Steuerschaltung des MPB-Bauste'ins auch für die Sammclleitungs-Synchronisation verwendet wird, wird die von der Anschlußschaltung K kommende Leitung 71 jedes OPF-Baustcins des Systems nicht gesetzt, so daß das Rückstellsignul für den Zähler 32 und die Teilerstufe 31 über das Verbindungsleitungs-Synchronisationsbit der externen Verbindungsleitung von dem MPB-Baustein (welcher den Zeitabschnitt oder die Identifikationsadresse 000 besitzt) abgeleitet und ist mit den genannte Baugruppen über eine Leitung 69. die aktivierte Treiberstufe 35 und aie Rückstelleingangsleitung 70 verbunden.

Es sei nunmehr der Zustand der Übertrager- und Empfängerteile der einzelnen Prozessorbausteine betrachtet. Da angenommen wurde, daß nur die Prozessorbausteine 001 und 100 eine Übertragung durchzu-

bo führen wünschen, sind die Übertrager- oder Sendeteile der anderen Verbindungsleiteinheiten abgeschaltet, während alle Verbindungsleiteinheiten sich in einem empfangsbcrcitcn /Zustand befinden, d. h. sie befinden sich in einem Zustand, in welchem sie die externe Verbindungsleitung 10 in Hinblick auf Nachrichten überwachen. Aus diesem Grunde sind die Sendeteile des MPB-Bausteins (Identifikalions-Adresse = 000) und der OPF-Bausteinc 010 und 011 abgeschaltet, während die

Sendeteile der OPF-Bausteine 001 und 100 eingeschaltet und mit dem ersten Zeichen einer zu dem OPF-Baustein 010 zu übetragenden Nachricht geladen sind. Die Bedingungen dieser Sender und Empfänger sind folgende:

Sender Abgeschaltet

Ursprünglich, d. h. bei der Vorbereitung, werden das ÜBERTRAGEN-»EIN«-FIip-F!op 39, das OBERTRA-GEN-BESTÄTIGEN-Flip-Flop 42 und das Übertragen-Unterbrechen-Vorbereiten-Flip-Flop 45 über die von der zentralen Verarbeitungseinheit kommende Rückstelleitung 72 gelöscht Die Steuer-UND-Glieder 38,53 und 46 sind somit deaktiviert, wodurch eine Sende- oder Übertragungsoperation verhindert wird. Über die Anschlußschaltung L braucht keine Steuerinformation angelegt zu werden, da die Übertragungsschaltung bereits wirksam entaktiviert wurde.

Sender Bereit

Da die OPF-Bausteine 001 und 100 eine Nachricht an den OPF-Baustein 010 zu übertragen wünschen, sind ihre Sender mit der Bestimmungs-Identifikationsadresse, mit der entsprechenden Priorität und dem ersten an den OPF-Baustein 010 zu übertragenden Datenwort zu laden. Die Anschlußschaltungen A der beiden OPF-Bausle'jieOOl und 100, in welche notwendigerweise vordem Einschalten der Sender eingeschrieben wurde, liefern somit die ersten acht Bits der auf die Sammelleitung 10 zu gebunden Datenwörter zu den entsprechenden Registern 48. Über die Anschlußschaltung B wird ferner jeweils das Register 47 mit der Bestimmungs-Identifkationsadresse 010 geladen. Die Priorität des ersten Zeichens jeder Nachricht wird auf niedrige Priorität eingestellt. Alle dem ersten Zeichen folgende Zeichen werden mit einer hohen Priorität belegt, so daß das Prioritätsbit im Register 47 für alle solche Zeichen mit einer »1« geladen wird. Wenn somit ein Empfänger Daten akzeptiert oder aufnimmt und auf die Betriebsart mit hoher Priorität schaltet, werden neue Zeichen mit niedriger Priorität solange ignoriert, bis die laufende Nachricht vollständig übertragen ist oder unterbrochen wird.

Die Anschlußschaltung L überträgt ein Stcuerbitsignal über eine der Leitungen 79 oder 80, um das ÜBERTRAG EN-UNTERBRECH EN- VORBEREITEN-Flip-Flop 45 einzustellen oder rückzustellen und dadurch das Anlegen eines Übertragen-Bestäiigen-Unterbrechcn-Signals an die zentrale Verarbeitungseinheit zu ermöglichen, wenn die Bestimmungs-Verbindungsleiteinheit aufgrund eines Bestätigungssignals angezeigt hat. daß sie Daten angenommen hat. In Abhängigkeit c'avon, ob die zentrale Verarbeitungseinheit die Tatsache, daß der Prozessorbaustein, an welche die Nachricht gesandt wurde, diese Nachricht empfangen hat, zu überwachen wünscht oder nicht, deaktiviert oder aktiviert die Anschlußschaltung L das UND-Glied 46 durch Steuerung des Zustands des Flip-Flops 45, Es sei hier angenommen, daß die zentralen Verarbeitungseinheiten von beiden Prozessorbausteinen 100 und 011 zu überwachen wünschen, wann der Baustein 011 Daten aufgenommen hat, so daß über die Leitung 80 ein Einstell-Aktivierungs-Signal an das Flip-Flop 45 angelegt wird, wodurch ein Eingang des UND-Gliedes 46 vorbereitet wird. Dies bedeutet mit anderen Worten, daß die Übertragen-Unterbrechen-Leitung nicht maskiert ist. Da ferner der Verbindungsleiteinheit-Identifikations-Adressencode und das Sammelleitungs-Synchronisations-Steuersignal über die Anschlußschaltung K geladen werden, sind die Sender der beiden OPF-Bausteine 100 und 001 nunmehr bereit, das erste Zeichen einer Nachricht zu übertragen.

Sender Eingeschaltet

Aufgrund des über die Leitung 152 von der zugeordneten zentralen Verarbeitungseinheit kommenden Syn- chronisationseingangssignals laden die Steuerlogikschaltungen der beiden OPF-Bausteine 001 und 100 die entsprechenden Register 47 und 48 über die Ladentoder Schreib-JAktivierungsleiter 75 bzw. 76 nrit der an den Anschlußschaltungen A und B anliegenden Infor mation. Außerdem schaltet das auf der Leitung 75 vor handene Signal, welches das Laden der BesticMungs-Identifikationsadresse und des Prioritätsbits in das Register 47 bewirkt, das ÜBERTRAGEN-»EIN«-Flip-Flop 39 ein, wodurch ein Eingang des UND-Gliedes 38 akti viert wird.

Übertragung des ersten Datenzeichens Während der Zähler 32 die über die Leitung 68 gelie-

ferten Taktimpulse zählt, vergleicht die Vergleichsstufe 36 den Inhalt des Verbindungsleiteinheit-ldentifikationsregistcrs 37 mit dem Inhalt des Zählers 32. Da der OPF-Baustein 001 der erste Prozessorbaustein in der numerischen Zählreihenfolge (000, 001, 010 ... 111) ist,

welcher eine Übertragung durchzuführen wünscht, erzeugt das UND-Glied 38 beim Austreten eines Ausgangsimpulses auf dem Ausgangsleiter 84 der Vergleichsstufe 36 zum Zeitabschnitt 001 ein Ausblend-Ausgangssignal auf dem Leiter 86, wodurch der Inhalt der Register 47 und 48 zusammen mit einem Sammelleitungs-Aktiv-Bit »I« auf die externe Verbindungsleitung 10 übertragen wird. Danach, d. h. zum Zeitabschnitt 100, erzeugt die Vergleichsstufe 36 in dem OPF-Baustein 100 (der nächste übertragende Baustein in der numerischen Zeitabschnitt-Reihenfolge) ein Ausgangssignal auf dem Leiter 84, wodurch sein UND-Glied 38 aktiviert und der Inhalt seiner Register 47 und 48 sowie das Sammelleitungs-Aktiv-Bit »1« auf die externe Verbindungsleitung 10 gegeben wird. Ein Eingang des UND-Gliedes 53 in jedem der Sender der Verbindungsleiteinheiten der OPF-Bausteine 001 und 100 ist ebenfalls aktiviert, so daß das UND-Glied 53 bereit ist, ein Bestätigungs-Signal von der Bestimmungs-Identifikitionsadresse (OPF-Baustein 010) aufzunehmen, wodurch die Über tragui<_o· zum zweiten Nachrichtenzeichen fortschreiten kann. Da das weitere Arbeiten der Sender der OPF-Bausteine 001 und 100 davon abhängt, ob das übertragene erste Datenzeichen von dem OPF-Baustein 010 empfangen wurde oder nicht, wird als nächstes die Arbeits- weise des Empfängers beschrieben.

Empfänger Eingeschaltet

Wie oben bereits erläutert, wird das Register 37 der Verbindungsleitcinheit jedes Prozessorbausteins über die interne Sammelleitung 25 mit dem der betreffenden Vcrbindungsleiteinheit eigenen Identifikationscode geladen und über die Anschlußschaltung K wird die Sammelleitungs-Synchronisationssteuerung erstellt. Außerdem sind durch das auf der Leitung 72 vorhandene Rückstellsignal von der zentralen Verarbeitungseinheit über die ODER-Glieder 194, 201 und 211 das EMP-FÄNGER-»EIN«-Flip-Flop 171, das EMPFÄNGER-

BESTÄTIGEN-Flip-Flop 202 bzw. das EMPFÄNGERUNTERBRECHEN-VORBEREITEN-Flip-FIop 208 zurückgestellt worden. Außerdem ist über das ODER-Glied 197 das Prioritäts-Art-FIip-Flop 199 eingestellt worden. Außerdem sind bis zu diesem Zeitpunkt noch keine Zeichen in die Register 192 und 176 geladen worden, da das UND-Glied 178 deaktiviert ist In Abhängigkeit von der gerade laufenden Operation der zentralen Verarbeitungseinheit aktiviert die Anschlußschaltung L eine der Leitungen 209 oder 212, so daß sie selektiv ein Empfänger-Unterbrechen-Signal überwachen kann, welches anzeigt, daß Daten von einem anderen Prozessorbaustein angenommen wurden, so daß die zentrale Verarbeitungseinheit Vorkehrungen treffen oder warten kann, bis sie die gerade laufende Datenverarbeitungsoperation beendet haJ, wenn Unterbrechungen maskiert sind. Normalerweise ist das Bit der Anschlußschaltung L, welches mit der Leitung 200 gekoppelt ist, eine Null, nc= daß der Zustand des Prioritäts-Art-Flip-Flops JS9 unverändert bleibt. Zwischen den Nachrichten befindet sich der Empfänger auf niedriger Prioritätsbetriebsart, so daß zu Beginn einer neuen Nachricht Zeichen mit einer niedrigen Priorität angenommen werden können. Der <?-Ausgang des PRIORITÄTS-ART-Flip-Flops 199 geht beim Annehmen eines Zeichens durch den Empfänger auf einen hohen Pegel, wie dies im vorangehenden bereits beschrieben wurde. Der Ausgang bleibt hoch, wodurch dit Annahme eines Zeichens mit niedriger Priorität über das UND-Glied 183 verhindert wird, bi'< die Leitung 200 von der Anschlußschaltung L auf einen hohen Pegel gesetzt wird, um das PRIORITÄTS-ART-Flip-Flop i99 nach Beendigung einer Nachricht rückzusteften.

In Abhängigkeit von dem von iier zentralen Verarbeitungseinheit gelieferten Synchronisationssignal liefert die Steuerlogikschaltung 150 ein Ausgangssignal auf dem Leiter 154, durch welches das EMPFÄNGER- »EIN«-Flip-Flop 191 eingestellt und der Empfänger eingeschaltet wird, wodurch derjenige Eingang des UND-Gliedes 178, welcher mit dem Leiter 187 verbunden ist. aktiviert wird. Die Empfänger aller Prozessorbaustnine sind nunmehr bereit, jeweils an sie adressierte Daten aufzunehmen.

Annahme von Daten im Empfänger

Nachdem eine Verbindungsleiteinhcit vorbereitet und mit ihrer Identifikationsadresse geladen wurde, fährt ihre Empfänger-Vcrgleichsstufe 156 damit fort, die Bestimmungs-Idenlifikationsadressen-Biis auf der externen Verbindungsleitung 10 zu überwachen, um Bestimmungscodes festzustellen, welche mit der in dem Verbindungsleiteinheit-ldentifikations-Register 37 gespeicherten Adresse übereinstimmen. Stellt die Vergleichsstufe 156 eine Übereinstimmung fest, dann erzeugt sie ein Ausgangssignal auf dem Leiter 188. Da bei dem hier beschriebenen Arbeitsbeispiel der einzige erzeugte Bestimmungs-ldentifikationscode derjenige des OPF-Bausteins 010 ist, liefert nur die Vergleichsstufe 156 des OPF-Bausteins 010 ein Ausgangssignal über den Leiter 188 an das UND-Glied 178. Dieses Übcreinstimmungssignal wird zum erstenmal während des Zeitabschnittes 001 erzeugt, wenn der OPF-Baustein 001 sein erstes Nachrichtenzeichen auf die externe Verbindungsleitung 10 gegeben hat und auf ein Bestätigungssignal von dem Bestimmungsbanstcin (OPF-Baustein 010) wartet. Da die Zähler 32 in allen Prozessorbausteinen durch ein gemeinsames Sanimellcitungs-Synchronisa tionssignal synchronisiert werden, enthält der Zähler 32 des OPF-Bausteins 010 zu dem Zeitpunkt, in welchem die Vergleichsstufe auf dem Leiter 188 ein Obereinstimmungssignal erzeugt, die Binärzahl 001. Da das Sammel-Icitung-Aktiv-Bit der externen Vei bindungsieitung eine »la ist, befindet sich der Leiter 189 auf einem hohen Pegel und das UND-Glied 178 erzeugt synchron mit dem Taktsignal auf dem von der Teilerstufc 31 kommenden Leiter 68 ein AusgangssignaL Das von dem

ίο UND-Glied 178 gelieferte Ausgangssignal wird über den Leiter 179 an die Sammelleitungstreiberstufe 180, das Mono-Fiop 198, die Laden- oder Schreibaktivierungseingänge der Register 192 und 176 und an den Einstelleingang des EMPFÄNGER-BESTÄTIGEN- Flip-Flops 202 angelegt Das Datenregister 176 wird dadurch mit dem auf dem Acht-Bit-Datenteil der externen Verbindungsleitung 10 vorhandenen ersten Datenwort geladen, und das Prioritäten-Identifikationsregister 192 wird mit dem Inhalt (001) des Zählers 32 und dem eine niedrige Priorität anzeigenden Null-Bit auf dem Leiter 167 über die Treiberstufe 181 und den Leiter 182 geladen. Die in den Registern 192 und 176 aufgenommenen Zeichen stellen die Priorität und die Quelle der Nachricht (d. h. von welchem Baustein die Nachricht ausgesandt wurde) bzw. ein Datenzeichen der Nachricht dar. Der Irralt der Register 192 und 176 kann nunmehr ausgelesen und auf die Systemsammelleitung gegeben und die Daten in einen Nachrichtenpufferspeicher eingespeichert werden, welcher Teil eines Spei- chers mit wahlfreiem Zugriff (Random Access Memory) sein kann, welcher durch die Speichereinheit 23 (F i g. 2) gebildet wird, um anschließend von der zentralen Verarbeitungseinheit verarbeitet zu werden, wie dies im vorangehenden beschrieben wurde.

Nach einer Verzögerungszeit, welche ausreicht, um die Haltefunktionen zu unterbrechen und ein Bestätigungssignal zu dem sendenden Prozessorbaustein zurückzusenden, d. h. nach al'en ert-rderlichen Signalisicrungsvorgängen, erzeugt das Mono-Flop 198 über das

ODER-Glied 197 einen Impuls, mn das EMPFÄNGER- »EIN«-Flip-Flop 191 zurückzustellen und das PRIORITÄTS-ART-Flip-Flop 199 einzustellen, wodurch der Empfänger abgeschaltet wird, während die Anschlußschaltungen A und B ausgelesen werden, um auch zu verhindern, daß der Empfänger Nachrichten mit niedriger Priorität (Prioritätsbit 0) annimmt. Im zuletzt genannten Fall, wenn das Flip-Flop 199 eingestellt ist, hängt die Aktivierung des UND-Gliedes 178 von der Aktivierung des UND-Gliedes 183 ab, von dem ein Ein gang über die Leitung 182, die Treiberstufe 181 und die Prioritälsbit-Lcitung 167 mit dem Prioritätsbit auf der externen Verbindungsleitung verbunden ist.

Der Ausgang des UND-Gliedes 178. welcher die Betätigung des Mono-Flops 198 auslöste, lieferte ferner ein Bestätigungssignal über die Treiberstufe 180 auf die Leitung 166 und bewirkte einen EMPFÄNGER-BE-STÄT1G EN-Pegel, welcher über die Leitung 203 an ein Bit der Anschlußschaltung Bund an das UND-Glied 205 angelegt wird, so daß sowohl der sendende Baustein als auch die zentrale Verarbeitungseinheit des Empfängers über die Aufnahme der Daten informiert werden können.

Übertragung des ersten Datenzeichens, Fortsetzung

Wenn der Empfänger, für den die übertragene Nachricht bestimmt ist, durch Anlegen eines Bestätigungssignals an die externe Verbindungsleilung 10 angezeigt

hat, daß er die Daten aufgenommen hat, dann wird dieses Bestätigungssignal über die Leitung 87 dem UND-Glied 53 zu dessen Aktivierung zugeführt, welches ein Einstell-Eingangssignal an das ÜBERTRAGEN-BE-STÄTIGEN-FIip-FIop 42 der Verbindungsleiteinheit des übertragenden Prozessorbausteins anlegt Wenn somit bei dem beschriebenen Ausführungsbeispiel der OPF-Baustein MO Daten aufgenommen hat, liefert er ein Bestätigungssignal an die externe Verbindungsleitung 10 und der übertragende OPF-Baustein 001 erkennt das Bestätigimgssignal durch Einstellen seines ÜBERTRAGEN-BESTÄGIGUNGS-Flip-Fiops 42. Durch Einstellen dieses Flip-Flops 42 wird das UND-Glied 46 aktiviert, so daß die Anschlußschaitung B ein Übertragungs-Bestätigungssignal an die interne Sammelleitung 25 anlegt und ein Übertragen-Unterbrechensignal über das UND-Glied 46 und die Leitung 70 zu der zentralen Verarbeitungseinheit gelangt, da das UBER-TRAGEN-UNTERBRECHEN-VORBEREITEN-Flippi_Cp 45 i_n Her im vorangehenden beschriebenen Weise über die Leitung 80 von der Anschlußschaltur·-? L eir.gestellt wurde.

Nach der oben erwähnten Verzögerungsperiode stellt das Mono-Flop 41, welches auch mit dem <?-Ausgang des ÜBERTRAGEN-BESTÄTIGEN-Flip-Flops 42 gekoppelt ist, das ÜBERTRAGEN-»EIN«-Flip-FIop 39 über das ODER-Glied 40 ein. Das UND-Glied 38 wird deaktiviert, so daß für eine neue Übertragung von dem OPF-Baustein 001 ein neues Steuersignal von der Steuerlogik 150 abgewartet werden muß, welches den Sender über die Leitung 75 einschaltet Der Sender des OPF-Bausteins 001 bleibt somit in Ruhefunktion bis ein neues Zeichen, einschließlich eines zweiten Datenzeichens, in die Register 47 und 48 geladen und geeignete Steuersignale über die Anschlußschaltungen A und B von der internen Sammelleitung 25 erhalten und die Zeitabschnitt-Identifikation, welche dem OPF-Baustein 001 entspricht, durch den Zähler 32 zu der Vergleichsstufe 36 gelLfert wurde.

Zurückweisung von Daten

Wie bereits weiter oben beschrieben wurde, erfolgt dann, wenn der Zähler 32 in jedem OPF-Baustein mit der Zählung der iYequenzgeteilten Taktimpulse fortfährt, keine weitere Übertragung auf der externen Verbindungsleitung 10, bis die Zählung 100 erreicht ist, während der der dein Zeitabschnitt 100 zugeordnete OPF-Baustein 100, welcher ebenfalls mit dem OPF-Baustein 010 in Verbindung treten möchte, sein erstes Nachrichtenzeicher., welches ein niedriges Prioritätsbit. Daten. Sammelleitungs-Aktiv- und Bestimmungs-Identifikationsinformationen enthält, auf die externe Verbindungsleitung 10 gibt. Während des Zeitabschnittes 100 stellt die Empfänger-Vergleichsstufe 156 des OPF-Bausteins 010 wiederum seine eigene Identifikationsadresse 010 als Bestimmungr>identifikation in einer von einem sendenden Prozessorbaustein gelieferten Nachricht fest, wobei die Queilenidentifikation 100 des sendenden Prozessorbausteins zu diesem Zeitpunkt von dem Zähler 32 über Leiter 1110, 111 und 112 dem Register 192 zugeführt wird. Das UND-Glied 178 erhält somit Aktivierungssignale von der Sammelleitungs-Aktiv-Eingangsleitung 189, der Leitung 68 von der Tcilerstufe 31, dem Leiter 188 von der Vergleichsslufe 156 und dem Leiter 187 von dem L'dPFÄNGER-»EIN«-Flip-Flop 191 (unter der Annahme, daß der Inhalt der Register 176 und 192 über die Anschlußschaltungen/4 und B ausgelesen und der Empfänger wieder eingeschaltet wurde). In Abhängigkeit von der Verarbeitungszeit der interne-n Sammelleitung 25 können mehrere Zählzyklen des Zählers 32 vergehen, bis der Empfänger wieder eingeschaltet wird. Zum Zwecke der Veranschaulichung der Arbeitsweise des Systems, insbesondere der Wirkung der Prioritätsart des übertragenen Zeichens, sei jedoch angenommen, daß die Anschlußschaltungen A und B ausgelesen wurden und daß das EMPFÄNGER- »EIN«-Flip-Flop 191 wieder eingestellt wurde. Da das PRIORITÄTS-ART-Flip-Flop 199 durch die Aufnahme von Daten von dem OPF-Baustein 001 eingestellt wurde und die Prozessorbausteineinheiten des OPF-Bausteins 010 über den Leiter 215 und die Anschlußschaltung B hiervon informiert wurden, geschieht die anschließende über die Anschlußschaltung L erfolgende Einschaltvorbereitung des Empfängers in der Weise, daß das Bit der Anschlußschaltung L welches über die Leitung 200 mit dem Rückitelieingang des PRIOR ITÄTS-ART-Flip-Flop 199 gekoppelt ist, dieses FHp-F Lw 199 nicht rückgestellt hat, so daß es in seinem eingestellten Zustand oder dem Zustand hoher Priorität bleibt, wodurch ein Eingang des UND-Gliedes 183 aktiviert wird. Der indere Eingang des UND-Gliedes 183 wird durch das Prioritätsbit j'es von dem OPF-Baustein 100 kommenden Nachrichtenzeichens über die Leitung 182, die Treiberstufe 181 und die Leitung 167 beeinflußt. Da das Nachrichtenzeichen von dem OPF-Baustein 100 sein erstes Nachrichtenzeichen mit einer Priorität 0 (niedrige Priorität) ist, bleibt das UND-Glied 183 entaktiviert, so daß das ODER-Glied 185 kein Eingangssignal empfängt, durch welches das UND-Glied 178 aktiviert werden kann, und es erfolgt somit keine Aufnahme von Daten. Es wird somit kein Bestätigungs-Signal von dem OPF-Baustein 010 zu dem sendenden OPF-Baustein 100 zurückgesandt, so daß das ÜBERTRAGEN-BESTÄTI-GEN-Flip-Flop 42 des OPF-Bausteins 100 rückgestellt bleibt und sein Prozessorbaustein wird über die Anschlußschaitung B informiert, daß eine Datenaufnahme nic!-t erfolgt ist. Wenn der Sender des OPF-Bausteins 100 während seines Übertragungs-Zeitabschnitts 100 kein Bestätigungssignal erhält und dadurch darüber informiert wird, daß der Empfänger des OPF-Bausteins nicht in der Lage war, das an ihn gesand'.e Nachrichtenzeichen aufzunehmen, dann wartet der OPF-Baustein 100 bis zu seinem nächsten Übertragungs-Zeitabschnitt 100 und wiederholt die vorhergehende Übertragung. Dieser Vorgang wird fortgesetzt, bis ein Bestätigungssignal erhalten wurde oder die Übertragung durch die

so zentrale Verarbeitungseinheit des OPF-Bausteins 100 abgebrechen wird.

übertragung und Empfang eines zweiten und folgender Datenzeichen

Wie vorangehend beschrieben, ist dem ersten Nachrichtenzeichen jedes Übertragungsvorgangs eine niedrige Priorität zugejrdnet, während allen folgenden Zeichen eine hohe Priorität zugeordnet ist. Wenn somit das zweite und alle folgenden Nachrichtenzeichen in die Register 47 und 48 des OPF-Bausteins 001 geiaden werden, dann wird das über die Anschlußschaltung B gelieferte Prioritätsbit für eine Betriebsart mit hoher Priorität eingestellt. Das eiüe Datenzeichen definiert die Länge der Nachricht, so daß im Nachrichtenpufferspeicher des empfangenden OPF-Bausteins (hier der Baustein 010), in welchem die Datenzeichen geladen werden, eine entsprechende Anzahl von Adressen zur Verfügung ge-

stellt werden, wobei durch Laden von Daten in die letzte zugeordnete Adresse das Ende der Nachricht angezeigt wird, so daß die Verarbeitungseinheit des OPF-Bausteins 010 weiß, das in seinem Speicher eine vollständige Nachricht eingespeichert wurde.

Wenn diese Nachrichtenzeichen mit hoher Priorität dem OPF-Baustein 010 zugeführt werden, werden diese aufgenommen, daß der Zustand des Leiters 182, welcher den Prioritätspegel des gerade gesendeten Nachrichtenzeichens führt, eine hohe Prioritätsart anzeigt, wodurch das UND-Glied 183 und demzufolge auch das UND-Glied 178 aktiviert wird, so daß die vorangehend beschriebene Aufnahme von Daten erfolgt. Demzufolge wird ein Bestätigungssignal zu dem OPI-Baustein 001 zurückgesandt und das dritte und folgende Datenzcichen werden zu den OPF-Baustein 010 gesendet, bis die Nachricht beendet ist. Während der Zeit, während der der OPF-Baustein 0Oi /u ti ein Or F-Bausieiti OiO senuci. werden alle anderen OPF-Bausteine daran gehindert, mit dem OPF-Baustein 010 in Verbindung ?u treten, da die Priorität des ersten Zeichens der Nachricht, welche sie zu den OPF-Baustein 010 zu übertragen versuchen, niedriger ist.als die Priorität des /weiten und der folgenden Zeichen des OPF-Bausteins 001. so daß der OPF-Baustein 001 seinen Übertragungsvorgang zu dem OPF-Baustein 010 beenden kann, bevor andere Bausteine fortfahren. Übertragungsvorgänge zwischen anderen OPF-Bausteinen sind jedoch während jedes Zcitabschniti-Zählzyklus möglich, da jeder Prozessorbaustein zu einer bestimmten Zeit nur einen anderen Prozessor- jo baustein adressiert, wobei bei dem als Beispiel gewählten Adressenschema für acht Prozessorbausteine bis zu acht unabhängige Übertragungsvorgänge stattfinden können, von denen jeder die Übertragung von Datenzeichen, die Annahme von Daten und die Übermittlung eines Bestätigung?- oder Quittungssägnals enthält.

Am Ende eines Übertragungsvorgangs, nachdem die Anschlußschaltungen A und B für das letzte aufgenommene Zeichen der Nachricht ausgelesen wurden, werden über die Anschlußleitung L Steuersignale angelegt, um den Empfänger in die Betriebsart mit niedriger Priorität zu bringen, so daß er wieder Nachrichten von allen anderen Prozessorbausteinen überwachen kann und neue Nachrichten aufzunehmen vermag.

Wie aus der vorangehenden Beschreibung hervorgeht, sind bei der erfindungsgemäßen Multiprozessoranlage die Verbindungsleiteinheiten als Teil jedes Prozessorbausteins ausgebildet und übernehmen die erforderlichen Sammelleitungssteuerfunktioncn. Aufgrund der Zuordnung eines Übertragungs-Zeitabschnittes für jeden Prozessorbaustein des Systems wird allen Prozessorbausteinen 11-1 bis W-N Zugriff zu der externen Verbindungsleitung 10 garantiert. Es wird ferner ein Prioritätsprotokoll verwendet, um eine Beeinträchtigung zwischen Prozessorbausteinen zu verhindern, welehe mit dem gleichen Prozessorbaustein in Verbindung zu treten versuchen, so daß die Ausnutzung der Verbindungsleitung wesentlich erhöht und die Nachrichtenübertragung zwischen entsprechenden Prozessorbausteinen beschleunigt wird. Wenn somit ein Prozessorbaustein mit einem anderen in einer Überiragungs-Betriebsart hoher Priorität steht, dann wird verhindert, daß alle Nachrichtenzeichcn mit niedriger Priorität in diesen anderen Prozcssorbaustcin gelangen; jedoch können andere Prozessorbausteinpaare miteinander im Datenaustausch stehen. Dies bedeutet mit anderen Worten, daß kein Prozessorbaustein die Verbindungsleitung 10 blockieren kann, um andere Prozessorbau steine daran zu hindern, miteinander in Verbindung zu treten.

Es sei ferner darauf hingewiesen, daß die Übertragung, der Empfang, die Prioritätserkennung und die Bestätigung vollständig unabhängig von dem Arbeiten der zentralen Verarbeitungscinheit sind, nachdem die Daten auf das Sammelleitungssystem gegeben wurden, so daß die für die Übertragungeines Daten-Bytes erforderliche Zeit unabhängig ist von irgendeinem Prozessorbaustein des Systems.

Hierzu 5 Blatt Zeichnungen

Claims

Patentansprüche:

1. Multiprozessoranlage mit einer Vielzahl von Prozesiorbausteinen, von denen jeder eine Daten-Verarbeitungseinheit enthält, weiche entlang einer Verbindungsleitung verteilt angeordnet sind, mittels welcher die Übertragung von Informationen von einem Prozessorbaustein zu einem anderen erfolgen kann, wobei jeder Prozessorbaustein eine Übertragungsanschlußeinheit enthält, die mit der genannten Verbindungsleitung und mit der Datenverarbeitungseinheit des betreffenden Prozessorbausteins gekoppelt und so angeordnet ist, daß sie die Aussendung und den Empfang von Nachrichten zwischen diesem Prozessorbaustein und einem anderen ausführen kann, wobei den Prozessorbausteinen entsprechende Adressenkodierungen zugeordnet sind und die Obertragungsanschlußeinheit jedes Prozessorbausteins erste Vorrichtungen aufweist, die auf eine von der in diesem Prozessorbaustein enthaltenen Datenverarbeitungseinheit kommende Anfrage zur Einschaltung der Übertragungsanschlußeinheit ansprechen, um ein Nachrichtenzeichen über die Verbindungsleitung auszusenden, wobei das Nachrichtenzeichen die Adressenkodierung desjenigen Prozessorbausteins enthält, für den das Nachrichtenzeichen bestimmt ist, und wobei zweite Vorrichtungen mit der Verbindungsleitung zur Überwachung derselben auf Nachrichtenzeichen gekoppelt sind, die die Adrejr.enkodi'.rung des die zweiten Vorrichtungen enthaltenden Prozessorbausteins enthalten, dadurch gek anzeichnet, daß die ersten Vorrichtungen (32, 36, 37,38, 47, 48) der Übertragungsanschlußeinheii (24) jedes Prozessorbausteins die Aussendung eines Nachrichtenzeichens während eines vorbestimmten, wiederholt auftretenden Zeitintervalls, das diesem Prozessorbaustein (11-1 bis M-N) zugeordnet ist, bewirken, daß die zweiten Vorrichtungen ein Register (176) zum Speichern von Daten aufweisen, die in einem Nachrichtenzeichcn enthalten sind, das die Adresse des zugeordneten Prozessorbausteins enthält, daß die ersten Vorrichtungen jedes Prozessorbausteins (11-1 bis ll-A/^eine Vorrichtung(47)zum Aussenden einer Betriebsartanzeige mit niedriger oder hoher Priorität als Teil jedes Nachrichtenzeichens über die Verbindungsleitung (10) aufweist, wobei das erste Zeichen jeder Nachricht eine Betriebsartanzeige für niedrige Priorität, und jedes nachfolgenden Zeichen eine Betriebsartanzeige für hohe Priorität aufweist, und daß die zweiten Vorrichtungen (156, 178, 199) jedes Prozessorbausteins (11-1 bis 11-N₁J eine Vorrichtung (199) besitzen, über die der Empfang eines Nachrichtenzeichens mit einer Betriebsanzeige niedriger Priorität nach dem Empfang des ersten Nachrichtenzeichens einer vorhergehenden Nachricht durch den Prozessorbaustein (11-1 bis H-N) verhindert wird, bis die vorhergehende Nachricht beendet ist.

2. Multiprozessoranlage nach Anspruch 1, dadurch gekennzeichnet, daß die ersten Vorrichtungen der Übertragungsanschlußeinheit (24) jedes Prozessorbausteins eine Generatorvorrichtung (Zähler 32) zum Erzeugen von Adressencodes während entsprechender Zeitintervalle aufweisen und die Übertragung eines Nachrichtcnzcichens über die Verbindungsleitung (10) während eines Zeitintervalls ermöglichen, wenn der erzeugte Adressencode derjenigen Adressenkodierung entspricht, die dem Prozessorbaustein zugeordnet ist.

3. Multiprozessoranlage nach Anspruch 2, gekennzeichnet durch eine Vorrichtung (69) zum Synchronisieren der genannten Generatorvorrichtungen (32) in allen Prozessorbausteinen.

4. Multiprozessoranlage nach Anspruch 2 oder 3, dadurch gekennzeichnet daß die genannten ersten Vorrichtungen jedes Prozessorbausteins einen Speicher (37) zum Speichern eines die Adresse dieses Bausteins bestimmenden Codes und eine Vergleichseinheit (36) enthalten, welche mit der Generatorvorrichtung (32) und mit dem Speicher gekoppelt ist, um die genannten ersten Vorrichtungen für den Fall, daß der Ausgang der Generatorvorrichtung mit dem in dem Speicher gespeicherten Code übereinstimmt, zur Aussendung eines Nachrichtenzeichens über die genannte Verbindungsleitung (10) vorzubereiten.

5. Multiprozessoranlage nach Anspruch 4. dadurch gekennzeichnet, daß die genannten zweiten Vorrichtungen jedes Prozessorbausteins eine weitere Vergleichseinheit (156) enthalten, welche mit der Verbindungsleitung (10) und dem Speicher (37) gekoppelt sind, um zu bewirken, daß ein auf der Verbindungsleitung auftretendes Nachrichtenzeichen von dem Baustein empfangen und in diesem gespeichert wird, wenn die in dem Nachrichtenzeichen enthaltene Adresse mit der in dem Speicher des betreffenden Bausteins gespeicherten Adresse übereinstimmt.

6. Multiprozessoranlage nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die zweiten Vorrichtungen jedes Prozessorbausteins eine Halteschaltung (42) enthalten, welche auf ein die Adresse des Bausteins enthaltendes Nachrichtenzeichen anspricht und den Empfang des Nachrichtenzeichens während eines diesem Baustein zugeordneten Zeitabschnitts über die genannte Verbindungsleitung bestätigt.

7. Multiprozessoranlage nach Anspruch 6, dadurch gekennzeichnet, daß jeder Prozessorbaustein so beschaffen ist, daß er die genannte Verbindungsleitung (10) zur Bestätigung des Empfangs eines Nachrichtenzeichens durch einen anderen Baustein überwacht, und daß er Schaltungen (36, 38,39) enthält, welche "o beschaffen sind, daß ein solches Nachrichtenzeichen während des aufeinanderfolgenden Auftretens von dem übertragenden Baustein zugeordneten Zeitabschnitten wiederholt übertragen wird, bis der genannte weitere Baustein den Empfang des Nachrichtenzeichens bestätigt.

8. Multiprozessoranlage nach Anspruch 6 oder 7, dadurch gekennzeichnet, daß die Übertragungsanschlußeinheit (24) jedes Prozessorbausteins Schaltungen (45, 46) enthält, welche auf die Übertragung einer Nachricht durch die betreffende Einheit zu einem empfangenden Prozessorbaustein und auf den Empfang eines Nachricht-Empfangen-Bestätigungs· signals von dem empfangenden Prozessorbaustein ansprechen, um ein Unterbrechen-Signal an die Datenverarbeitungseinheit (21) anzulegen, mit welcher die Übertragungsanschlußeinheit verbunden ist.

9. Multiprozessoranlage nach den Ansprüchen 3 und 8, dadurch gekennzeichnet, daß die Vcrbindungslcitung (10) eine Bausteinverbindungs-Sammelleilung ist, welche mit jeder Übertragungsanschlußeinheit verbunden ist, wobei diese Sammellei-

tung Adressen-, Daten- und Steuerleitungen enthält, und daß jede von einem Prozessorbaustein zu einem anderen übertragene Nachricht eine über die genannten Datenleitungen übertragene Datenkomponente, eine über die genannten Adressenleitungen übertragene Adressencodekomponente und eine über die genannten Steuerleitungen übertragene Steuerkomp3iiente enthält, welche wiederum ein Signal für die Betriebsartanzeige der Priorität eines Nachrichtenzeichens und ein Signal zum Synchronisieren der genannten Generatorvorrichtung enthält.