DE2755608A1 - Wartungseinrichtung in einem dv-system - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine Wartungseinrichtung nach dem Gattungsbegriff des /Anspruchs 1 und insbesondere auf eine Einrichtung, die die Diagnose hinsichtlich einer fehlerhaften Datenverarbeitunqseinheit ermöglicht.

Eine Anzahl von Datenverarbeitungssystemen umfaßt Einrichtungen/ die die Dekoniiyuration bzw. logische Abtrennung einer fehlerhaften Einheit von dem System ermöglichen. Wenn dieser Fall eintritt, ist das verbleibende System nicht in der Lage, mit der Einheit über irgendeine der an sie angeschlossenen Schnittstellen in Nachrichtenaustausch zu treten. Es ist somit nicht möglich, auf irgend·^· eines der zugehörigen Statusregister Zugriff zu nehmen, um den Grund des Fehlers festzustellen.

Eine Möglichkeit, Zugriff zu der fehlerhaften Einheit zu gewinnen, besteht darin, einen weiteren Datenweg zum Zugriff auf die Register vorzusehen. Dies hat sich jedoch als zu kostspielig herausgestellt und diese Möglichkeit erfordert, daß eine bestimmte minimale Anzahl von Steuerlogikschaltkreisen innerhalb der Einheit betriebsfähig bleibt, um die Signalübertragung über die Schnittstelle zu ermöglichen.

Ein anderer Nachteil bei der vorstehend erwähnten Möglichkeit besteht darin, daß beim Zugriff auf die interne Information der fehlerhaften Einheit der Status der Einheit verändert werden kann. Dies ist besonders dann der Fall, wenn es sich bei der fehlerhaften Einheit um einen Prozessor handelt.

Es ist daher die Aufgabe der vorliegenden Erfindung, eine Einrich tung zu schaffen, die den Zugriff auf die intern in einer Einheit gespeicherte Information ermöglicht, wenn diese Einheit logisch von dem System abgetrennt ist. Insbesondere soll durch die vorliegende Erfindung eine Einrichtung geschaffen werden, die eine in terne Information von einer Verarbeitungseinheit liefert, die lo-

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giech von einem System abgetrennt ist und an der Ausführung weiterer Operationen gehindert wird. Die Lösung dieser Aufgabe gelingt gemäß der im Anspruch 1 gekennzeichneten Erfindung. Weitere vorteilhafte Ausgestaltungen der Erfindung sind den UnteransprU-chen entnehmbar.

Gemäß der vorliegenden Erfindung umfaßt ein bevorzugtes Ausführungsbeispiel ein E/A-System mit mehreren Modulen, die wenigstens ein Paar von Verarbeitungseinheiten umfassen, welche so angeschlossen sind, daß sie als ein logisches Paar betrieben werden können. Eine System-Schnittstelleneinheit weist mehrere Anschlüsse auf, von denen jede an die Schnittstellen verschiedener Module zum Informationsaustausch über eine Anzahl darin enthaltener Schalter-Netzwerke angeschlossen ist.

Die System-Schnittstelleneinheit umfaßt ferner Steuerlogikschaltkreise für die Dekonfiguration bzw. Abtrennung eines jeden Prozessors des logischen Paares, wodurch die abgetrennte Verarbeitungseinheit an einem Dialog mit anderen Modulen gehindert wird. Die Steuerlogikschaltkreise weisen ihrerseits Schaltkreise auf, die auf spezielle Anweisungen von der anderen Verarbeitungseinhüit ansprechen und Signale an eine vorbestimmte Leitung einer der Schnittstellen liefern, um Schaltkreise in der abgetrennten Verarbeitungseinheit entsprechend zu beeinflussen.

Die beeinflußten Schaltkreise der Verarbeitungseinheit liefern Statussignale gemäß wenigstens einem Programm-Steuerregister an eine andere Schnittstelle. Andere Schaltkreise innerhalb der System-Schnittstelleneinheit beeinflussen aufgrund weiterer Anweisungen bestimmte Schalter-Netzwerke, um Statussignale in eines der Register der System-Schnittstelleneinheit zu laden.

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Die vorstehende Anordnung ermöglicht der Software des Betriebssystems den Zugriff auf zugehörige Statusinformation, ungeachtet der Tatsache, daß sie nicht länger die Steuerung hinsichtlich des Betriebs der abgetrennten Verarbeitungseinheit besitzt. Darüberhinaus werden die Statussignale erhalten, ohne daß eine Änderung des Status' der abgetrennten Verarbeitungseinheit hervorgerufen wird.

Gemäß der vorliegenden Erfindung v/ird der Zugriff auf die Statusinformation durch die Anordnung weniger zusätzlicher Schaltkreise ermöglicht. Die Zuverlässigkeit des Gesamtsystems v/ird hierdurch selbstverständlich verbessert, und es wird in großem Umfang die Diagnose von innerhalb einer der Verarbtiitungseinheiten festgestellter Fehler erleichtert.

Anhand eines in den Figuren der beiliegenden Zeichnung dargestellten Ausführungsbeispieles sei die Erfindung im folgenden näher erläutert. Es zeigen:

Fig. 1 ein Blockdiagramm eines E/A-Systems, bei dem von

dem Prinzip der vorliegenden Erfindung Gebrauch gemacht wird.

Fig. 2 eine E/A-Verarbeitungseinheit eines Prczessorpaares gemäß Fig. 1 in näheren Einzelheiten.

Fig. 2a Teile der erfindungsgemäßen Schaltkreise von Fig. in näheren Einzelheiten.

Fig. 3a - 3c die System-Schnittstellenoinheit 100 gemäß Fig. 1 in näheren Einzelheiten.

Fig. 4 einen Teil der erfindungsgemäßen Schaltkreise gemäß den Fig. 3b und 3c in näheren Einzelheiten. Fig. 5a die Leitungen, die eine Datenschnittstelle bilden. Fig. 5b die Leitungen, die in dem System gemäß Fig. 1 die

programmierbare Schnittstelle bilden.

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Fig. 5c die Leitungen, die in dem System gemäß Fig. 1 die Unterbrechungs-Schnittstellen bilden.

Fig. 5d die Leitungen, die in Fig. 1 eine interne Speicherschnittstelle bilden.

Fig. 5e die Leitungen, die in Fig. 1 eine Fehlermeldeschnittstelle bilden.

Fig. 6 das Format von WREX- und RDEX-Programmbefehlen.

Fig. 7a - 7c die Formate von SchnittstellenanweiBungen.

Fig. 8a - 8d die Formate des Inhalts verschiedener Register, die in der System-Schnittstelleneinheit 100 gemäß Fig. 1 enthalten sind.

Fig. 9 die Signalfolge für die Verarbeitung einer Unterbrechung.

Fig. 10a und 10b die Signalfolgen für die übertragung einer WREX-Anweisung.

Allgemeine Beschreibung

Gemäß Fig. 1 umfaßt das System gemäß der vorliegenden Erfindung zwei Ein/Ausgabe-Prozessorpaare (IOPP) 200-0 und 200-1, eine System-Schnittstelleneinheit (SIU) 100, einen Hochgeschwindigkeits-Multiplexer (HSMX) 300, einen Niedriggeschwindigkeits-Multiplexer (LSMX) 400, einen Zentralprozessor 700, einen internen Speichermodul 500 und einen Hauptspeichermodul 800. Verschiedene dieser Module sind jeweils an einen aus einer Reihe von Anschlüssen der System-Schnittstelleneinheit 100 über eine Vielzahl von Leitungen angeschlossen, die ihrerseits verschiedene Arten von Schnittstellen 600-603 bilden. Insbesondere sind die beiden E/A-Prozessorpaare 200-0 und 200-1, der Zentralprozessor 700 und der Hochgeschwindigkeitsmultiplexer 300 an die Anschlußstellen G,H,E,F,D und A angeschlossen, während der Niedriggeschwindigkeitsmultiplexer 400 und die Speichermodule 500 und 800 an die Anschlußstellen J, LMO und RMO angeschlossen sind.

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Day E/A-System gernäß Figur 1 kann als ein System betrachtet werden, dar: eine Anzahl von "aktiven Modulen"/ "passive Modulen" und "Speichermodule" aufweist. Der E/A-Prozessor 200, der Zentralprozessor 700 und der HochgeKobwindigkeitsmultiplexer 3OO cirbeiten als aktive Module,indem jeder die Fähigkeit besitzt, Anweisungen auszugeben. Die aktiven Module sind normalerweisο an die Anschlußstellen A-H angeschlossen. Mehrere passive Module sind an die Anschlußsteller» J, K und L angeschlossen. Diese Module sind durch die Niedriggeschwindigkeitsmultiplexer und die System·· Schnittstelleneinheit 100 gegeben und sie sind in der Laoe, Anweisungen zu interpretieren und auszuführen, die auf Con Leitungen der Schnittstelle 601 zugeführt werden. Die letzte Gruppe der Module wird durch die internen Speichermodule und die nicht dargestellten externen Speichermodule gebildet,wie sie beispielsweise im Hauptsystem gegeben sind und die in der Lage sind, zwei verschiedene Arten von Anweisungen auszuführen, die auf den Leitungen der Schnittstelle G03 zugeführt werden.

Das E/A-System gemäß Figur 1 arbeitet normalerweise als ein E/A-Untersystem in Abhängigkeit von durch den Zentralprozessor 700 ausgegebenen E/A-Befchlen, die an die Anschlußstelle E über die Schnittstellen 600, 601 und 602 angeschlossen sind und eine Datenschnittstolle, eine programmierbare Schnittstelle und eine

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Unterbrechungs-Schnittstelle repräsentieren. Die Anschlußstellen F und E weisen Schnittstellen auf, die einen Anschluß von Multiplexer- oder Prozessormodulen gemäß Figur 1 gestatten. Im Hinblick auf die vorliegende Erfindung kann der Zentralprozessor 700 in herkömmlicher Weise aufgebaut sein und in seiner ,Ausführung dem in der US-PS 3 413 613 beschriebenen Prozessor entsprechen. Im bevorzugten Ausführungsbeispiel löst der E/A-Prozessor 200 Kanalprograrrime aus und beendigt diese, wobei die Kanalprogramme für die Ausführung von E/A-Befehlen erforderlich sind, und er verarbeitet Unterbrechungsanforderungen, die er von der System-Schnittstelleneinheit 100 erhält und schließlich steuert er periphere an den Niedriggeschwindigkeitsmultiplexer 400 an-

200-0

geschlossene Geräte. Das ProzessorpaarYist über die Datenschnittstelle 600 und die Unterbrechungs-Schnittstelle 602 mit den An-

G und_H
schlußstellen /^ver5unden. Der Niedriggeschv/indigkeitsmultiplexsr 400 kann ebenfalls eine herkömmliche Ausbildung aufweisen. Er ist über periphere Adapter mit peripheren Geräten niedriger Geschwindigkeit verbunden, wobei die Adapter an die Leitungen einoi Geräte-Adapter-Schnittstelle DAI angeschlossen sind. Schnittstelle und Adapter können in der Art ausgebildet sein, wie dies in der US-PS 3 742 457 beschrieben ist. Die peripheren Geräte mit niedriger Geschwindigkeit umfassen Kartenleser, Kartenstanzer und Drucker. Wie aus Figur 1 ersichtlich, ist der Multiplexer 400 über die programmierbare Schnittstelle 601 mit der Anschlußstelle J verbunden.

Der Hochgeschwindigkeitsmultiplexer 300 steuert direkt die Datenübertragung zwischen der Gruppe von Platteneinheiten und Bandeinheiten 309-312, die an verschiedene Kanaladapter 203-306 angeschlossen sind. Jeder der Kanal-Steueradapter 303-306 ist seinerseits über die Leitungen einer Kanal-Adapter-Schnittstelle CAI-301-1 an verschiedene Anschlußstellen 0-3 angeschlossen. Der Hochgeschwindigkeitsmultiplexer 300 ist mit der Anschlußstelle A über eine Datenschnittstelle 600, eine programmierbare Schnittstelle 601 und eine Ünterbrechungs-S·mittstelle 602 an geschlossen. Jeder der Kanal-Steueradapter 303-306 kann so ausgebildet sein, wie dies in der zuvor erwähnten tfs-PS 3 742 457 beschrieben ist. 809825/0824

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Wie zuvor erwähnt, ist jeder der Module an verschiedene Anschlufi-· stellen der Systein-Schnittstelleinheit 100 angeschlossen. Die Schiiittstelleneinheit 100 steuert die Verbindung der verschiedenen Module untereinander über Datenübertragungswege, die die übertragung von Daten und die Steuerung von Information zwischen Paaren von Modulen gestatten. Im Hinblick auf die vorliegende; Erfindung kann die Systemschnittstolleneinheit 100 als ein Schaltnetzwerk betrachtet werden, das jedem aktiven Modul clic übertragung von Daten zu und aus einem internen Speichermodul gestattet, falls der anfordernde Modul die höchste Priori tut aufweist und durch den nächsten verfügbaren Speicherzyklur freigegeben ist. Zu diesem Zweck wciist die Schnittstelleneinhei c 1OO Prioritäts-Logikschaltkreise auf, die die relative Priorität der Anforderung durch jeden der aktiven Module festeilen und den nächsten verfügbaren Speicherzyklus der höchsten empfangenen Prioritätsanforderung zuordnen. Die Schnittstelleneinheit 1OU weist zusätzlich Unterbrechungsprioritäts-Schaltkreise auf, welche die relative Priorität der von den Modulen empfangenen Untor·- brechungnanEorderungen feststellen und die höchste Prioritätsanforderung auswählen und über ein Schaltnetzwerk zu dem Prozessor 200 v/eiterleiten.

Anschluß-Schnittstellen . .

Bevor die verschiedenen Module gemäß Figur 1 näher beschrieben v/erden, sollen anhand der Figuren 5a-5d die Schnittstellen 600-· 603 näher erläutert werden. Gemäß Figur 5a ist ersichtlich, daß die dort dargestellten Leitungen die Datenschnittstelle darstellen, die eine der Schnittstellen bildet, die für den Austausch von information zwischen einem aktiven Modul und der Systcm-Schnittstelleneinhe.it 100 erforderlich sind. Der Informationsaustausch wird durch Steuerung des logischen Zustandes der verschiedenen Signalleitungen verwirklicht, wobei diese Steuerung in Übereinstimmung mit zuvor errichteten Regeln erfolgt, die in einer als "Dialog" bezeichneten Signalfolge enthalten sind.

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Gemäß Figur 5a umfaßt die Schnittstelle mehrere Leitungen mit folgender Bedeutung: Aktive Ausgangs-Anschluß-Anford.^rung AOPR/ Daten zur Schnittstelleneinheit DTS OO-DTS 35, P0-P3/ Steuerung von Daten zur Schnittstelleneinheit SDTS 0-6, P/identifizierte Mehrfachanschlüsse zur Schnittstelleneinheit MITS 0-3, P/ aktive Anforderung angenommen ARA/ gelesene Daten angenommen ARDA; Daten von der Schnittstelleneinheit DFS 00~3!>, PO-P3/ Mehrfachanschluß-Identifizierer von der Schnittstelleneinheit, MIFS 0-3, P/ Doppclpräzision von der Schnittstelleneinheit DPFS und Status angenommen AST. Die Beschreibung der Schnittstellenleitungen erfolgt im nachstehenden Abschnitt in näheren Einzelheiten.

Daten-Schnittstellen-Leitungen

Bezeichnung

Beschreibung

Diese Leitung dient der übertragung einer .'aktiven Ausgangs-Anschluß-Anforderung in einer Richtung, die sich von jedem der aktiven Module zu der Schnittstelleneinheit SlU-IOO erstreckt. Wenn diese Leitung gesetzt ist, so signalisiert sie der Schnittstelieneinhe.it. SIU/ daß der Modul einen übertragungsweg anfordert, über den eine Anweisung oder Daten zu übertragen sind.

DTS 00-34, P0-P3 Diese Leitungen stellen einen Datenübertragungsweg mit einer Breite von vier Bytes dar, die sich in einer Richtung zwischen jedem der aktiven Module und der Schnittstellenhcit SlU ] erstrecken und die zur übertragung von Anweisungen oder Daten von jedem aktiven Modul zu der Schnittstelleneinheit SIU-100 benutzt werden.

Diese Leitungen erstrecken sich von jedem aktiven Modul nach der Schnittstelleneinheit SIU-100. Sie dienen der Steuerung von Daten zur

SDTS 0-6, P

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Schnittstelleneinhciit und sie werden benutzt/ um die Schnittscelleneinheit SIU-100 mit Steuerinformation zu versorgen, wenn die Leitung AOPR gesetzt ist. Die Steuerinformation besteht aus sieben Bits und einem Paritäts-Bit, welche in folgender Weise codiert sind:

a) Der Zustand des Bits 0 gibt die Art der Anweisung an, die über die DTS-Leitung zugeführt

wird. Die Anweisung kann hierbei eine programmierbare Schnittstellenanweisung oder eine Speicheranweisung sein.

■b) Die Bits 1-4 geben durch ihre Codierung an, welcher der Module die Anweisung empfangen und interpretieren soll (Speicheranweisungen werden nur durch Speichermodule und programmierbare Schnittstellenanweisungen werden durch alle Module außer dem E/A-Prczessor 200 interpretiert) .

c) Der Zustand des Bits 5 zeigt an, ob ein oder zwei Worte der Anweisungsinformation zwischen dem anfordernden aktiven Modul und dem ausgewählten empfangenden Modul übertragen werden sollen (ein Wort bestimmt eine Übertragung mit einfacher Präzision und zwei Worte bestimmen eine übertragung mit doppelter Präzision).

d) Der Zustand des Bits 6 zeigt die Richtung der •übertragung zwischen dem anfordernden Modul

und dem ausgewählten empfangenden Modul an. ί e) Das Bit P ist ein Paritäts-Bit, das von dem an-

• f

fordernden aktiven Modul erzeugt wird und von einer in der Schnittstelleneinheit SIU-100 enthaltenen Anordnung geprüft wird.

MITS 0-3, P Diese Leitungen erstrecken sich von dem aktiven

Modul zu der Schnittstellenheit SIU-100. Sie zeigen durch ihre Codierung an, welcher Unter- ·

kanal oder Anschluß innerhalb eines aktiven · 809825/0824

DFS 00-35, P0-P3

MIFS 0-3, P

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Moduls das Setzen der Leitungen AOPR verursacht·. hat.

Diese Leitung erstreckt sich von der Schnit'tstelleneirheit SIÜ-100 zu jedem der aktiven Module. Diese Leitung wird gesetzt, um anzuzeigen, daß der ausgewählte empfangende Modul die Anforderung durch den aktiven Modul angenommen hat, wodurch dem Modul gestattet wird, die angeforderte Information von den Daten-Schnittstellenleitungen zu entfernen. Diese Leitung erstreckt sich von der Schnitt-Stelleneinheit SIU zu jedem dex" aktiven Module und sie wird durch die .Schnittstelleneinheit gesetzt, um den aktiven Modul anzuzeigen, daß er die zuvor angeforderten Daten eines ausgewählten Moduls anzunehmen hat.

Die Daten von der Schnittstelleneinheit werden auf einem anderen Satz von Datenübertracjungsleitungen tibertragen, welche eine Breite von vier Bytes aufweisen und sich in einer Richtung von der Schnittstelleneinheit zu jedem aktiven Modul erstrecken. Diese Gruppe von Leitungen wird von der Schnittstelleneinheit SIlJ-100 benutzt, um gelesene Daten zu einem ausgewählten aktiven Modul zu übertragen.

Diese vier Mehrfachanschluß-Bestimmungslcituhgen plus eine ungerade Fari tätsleitung' erstrecken sich von der Schnittstelleneinheit SIU-100 zu jedem der aktiven Module. Diese Leitungen yeben durch ihre Codierung an, welchej: Anschluß oder Unterkanal des aktiven Moduls die Daten einer vorausgegangenen Lescoperation von der Schnittstelleneinheit SIU-100 aufzunehmen hat. Diese Doppelpräzisions-Leitung erstreckt sich von der Schnittstelleneinheit SIU zu jedem der aktiven Module. Durch den Zustand dieser Leitung wird angezeigt, ob ein oder zwei Worte der gelesenen Daten von dem aktiven. Modul zur Ver-

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Vollständigung einer übertragung ciufzunehmen sind (Leseanweisung)

AST Diese Leitung erstrockt sich von der Schnitt

stelleneinheit S1U-1OO zu jedem aktiven Modul · und ihr Zustand, der wechselseitig exklusiv zu der Leitung AROA ist, signalisiert dem aktivem Modul, daß er die auf den DFS-Leitungcn zugeführte Statusinformation aufnehmen soll.

Die Leitungen der programmierbaren Schnittstelle 601 sind in Figur 5b dargestellt und sie dienen der übertragung von Zuweisungen von einem aktiven Modul und einem ausyev/ählten Modul. Die übertragung wird durch die Steuerung der logischen Zustände der verschiedenen Siynalleitungenbev/erkstelligt·,, wobei dies in Übereinstimmung mit zuvor errichteten Regeln erfolgt, die eine als "Dialog¹.¹ bezeichnete Signalfolcje ausführen. Die programmierbare Schnittstelle umfaßt verschiedene Leitungen, denen folgende Bedeutung zugeordnet ist: Prograinmierbare Schnittstellenanweisungen angenommen LVC; programmiere Schnittstellendaten von der Schnittstelleneinhe.i.L SIu PDFS 00-35,- P0-P3; programmierbare Schnittstelle bereit PIR; Anforderung der übertragung gelesener Daten RDTR/ programmierbare Schnittstellendaten zu der Schnitts Leileneinheit SIU PDTS CO--35; Po-P3 und gelesene Daten angenommen RDAA. Eine Beschreibung der Schnittstellenleitungen wird nachfolgend in näheren Einzelheiten gegeben.

Programmierbare Schnittstellenleitungen

Bezeichnung ; Beschreibung

APC Diese Leitung erstreckt sich von der Schnitt

stelleneinheit SIU-100 zu jedem empfangenden Modul und sie signalisiert im gesetzten Zustand dem Modul, daß Anweisungsinformation den PDFS-Leitungen der Schnittstelle durch die Schnittstelleneinheit SIU zugeführt worden ist und durcJ den Modul aufgenommen werden soll.

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PDFS 00-35, PO-P3 Diese Leitungen weisen eine Breite von vier

Bytes auf und sie erstrecken sich In einer Richtung von der Schnittstelleneinheit SlU-100 zu jedem Modul, Sie führen einem ausgewählten empfangenden Modul programmierbare Schnitt-· Stelleninformation von der System-Schnitteinheit SIÜ-100 zu. ·

PIR Diese Leitungen erstrecken sich von jedem Modul

zu der Schnittstelleneinheit SIU-100 und sie zeigen im gesetzten Zustand an, daß der Modul bereit ist, eine über die Leitung PDFS zugeführte Anweisung aufzunehmen.

PDTS 00-35,PO-P3 Diese Leitungen weisen eine Breite von vier

Bytes auf und sie erstrecken sich in einer Richtung von jedem Modul zu der Schnittstelleneinheit Slü-100. Diese Leitungen werden zur Übertragung von programmierbarer Schnittstelleninformation zu der Schnittstelleneinheit SIU-100 benutzt.

RDTR Diese Leitung erstreckt sich von jedem Modul,

der an die programmierbare Schnittstelle angeschlossen ist, zu der Schnittstelleneinheit SIU-100. Im gesetzten 2ustand zeigt diese Leitung an, daß die zuvor angeforderten gelesenen Daten für eine übertragung zu einem Modul verfügbar sind und durch den Modul den Leitungen PDTS zugeführt worden sind.

RDAA Diese Leitung erstreckt sich von der Schnitt

stelleneinheit SIU-100 nach jedem Modul und sie zeigt im gesetzten Zustand dem Modul an, daß die über die Leitungen PDTS zugeführten Daten aufgenommen worden sind und daß der Modul die Information von diesen Leitungen wegnehmen kann.

Gemäß Figur 5 c ist als weitere Schnittstelle die tlnterbrechungs-Schnittstelle 602 dargestellt, die für die Unterbrechungsverarbeitung durch den E/A-Prozessor 200 vorgesehen ist. Diese Schnitt-

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stelle gestattet die übertragung von Unterbrechungsinformation von einem Modul zu der Schnittstelleneinheit SIU-100 sowie die übertragung von Unterbrechungsinformation von der Schnittstelleneinheit SIU-100 zu dem E/A-Prozessor 200 zwecks Verarbeitung. Entsprechend den anderen Schnittstellen wird die übertragung der Unterbrechungsanforderung durch Steuerung der logischen Zustände der verschiedenen Signalleitungen verwirklicht/ wobei dies in Übereinstimmung mit zuvor errichteten Regeln erfolgt , die durch eine als "Dialog" bezeichnete Signalfolge ausgeführt werden. Die Untcrbrechungsschnittstelle weist verschiedene Leitungen mit folgender Bedeutung auf: Unterbrechungsanforderung IR; Unterbrechungsdaten IDA 00-11, P0-P1 und Unterbrechungs-Mehrfachanschluß-Identifizierer IMlD 00-03 für an die. Anschlüsse A bis D angeschlossene Module. Hinsichtlich der an die Anschlüsse G und Ii angeschlossenen Module weist die Unterbrechungsschnittstelle ferner Leitungen mit folgender Bedeutung auf: Pegel Null vorhanden LZP; höhere Pegelunterbrechung vorhanden HLIP; Unterbrechungsdaten-Anforderung IDR; Freigabe RLS und aktiver Unterbrechungspegel AILO-2. Wie aus Figur 5c.hervorgeht, weisen die Unterbrechungsschnittstellen-Anschlüsse G und Il Jceine Unterbrechungs-Mehrfachanschluß-Identifiziererleitung auf. Eine Beschreibung der Unterbrechungs-Schnittstellenleitungen erfolgt nachstehend in näheren Einzelheiten.

Unterbrechungs-Schnittstellenleitungen

Bezeichnung Beschreibung

IR Diese Leitung erstreckt sich von je'dem Modul

nach der Schnittstelleneinheit SIU-100 und sie zeigt im gesetzten Zustand der Schnittstelleneinheit SIU-100 an, daß sie eine Bedienung anfordert.

IDA 0-3/ PO Diese Unterbrechungs-Datenleitungen erstrecken

IDA 4-11/P1 sich von einem aktiven Modul nach der Schnittstelleneinheit SIU-100. Durch ihre Codierung enthalten diese Leitungen Steuerinformation, deren Übertragung noch dem F./A-Prozessor angefordert wird, wenn eine Unterbrechungsanforde-809825/0824

IMID 00-03

rung von dem Prozessor angenommen worden ist. Diese Bits sind wie folgt codiert: a)Der Zustand des Bits 0 signalisiert der Schnitt Stelleneinheit SIUrIOO, welcher der beiden Prozessoren die Unterbrechungsanforderung vorarbeiten soll.

b)Die Bits 1-3 zeigen durch ihre Codierung die Priorität oder die Pegelnummer der Unterbrechungsanforderung der Schnittstellenoinheit SIU-100 an. .
c)das Bit PO ist ein Paritäts-Bit für die Bits

O-3.

d)die Bits 4-8 erzeugen durch ihre Codierung einen Teil einer Adresse, deren Erzeugung durch den E/A-Prozessor 200 für eine Bezugnahme auf die korrekte Prozedur bei der Verarbeitung der Unterbrechung erforderlich ist (z.B. eine Unterbrechungssteuerblocknummer ICBN)
e)das Bit P1 ist ein Paritäts-Bit für die Bits

4-11.

Diese Leitungen erstrecken sich von jedem aktiven Modul nach der Schnittstelleneinheit SIU-100 und sie bestimmen durch ihre Codierung, welcher spezifische Unterkanal des aktiven Moduls eine Unterbrechungsbearbeitung angefordert hat. Diese Leitung erstreckt sich von der Schnittstelleneinheit SIU-100 zu dem E/A-Prozessor und sie zeigt im gesetzten Zustand an, daß durch die Schnittstellenoinheit SIU-100 eine Anforderung mit höchster Priorität (Pegel Null) an den Prozessor 200 gerichtet ist.

Diese Leitung erstreckt sich von der Schnitt stelleneinheit SIU-100 nach dem E/A-Prozessor 2OO und sie zeigt im gesetzten Zustand an, daß eine Unterbrechungsanforderung mit einem höheren Pegel als der Pegel des gerade» auf dem Prozessor

Prozesses vorliegt.

IDR Diese Leitung erstreckt sich von dem E/A

Prozessor 200 nach der Schnittstelleneinheit SIU-100 und sie zeigt im gesetzten Zustand an, daß von der Schnittstelleneinheit SIU-100 auf den Leitungen DFS Unterbrechungsdaten nach dem Prozessor zu senden sind.

RLS Diese Leitung erstreckt sich von dem Ε/Λ--

Prozessor 200 nach der Schnittstelleneinheit SIU-100 und sie zeigt im gesetzten Zustand.an, daß der Prozessor 200 die Ausführung der laufenden Prozedur beendet hat.

AIL 0-2 Die den aktiven Unterbrechungspegel führenden

Leitungen erstrecken sich von der Schnittstelleneinheit SIU-100 zu dem E/A-Prozessor 200. Diese Leitungen geben durch ihre Codierung die Unterbrechungspegelnummer der auf dera Prozessor 200 auszuführenden Prozedur an.

Eine letzte? Gruppe von Schnittstellenleitungen, die von bestimmten Modulen gemäß figur 1 benutzt wird, wird durch interne Sp^i~ cherschnittstelleiv-Leitungen gemäß Figur 5d repräsentiert. Die interne Speicherschnittstelle 603 dient dem Informationsaustausch zwischen dem internen Speicher 500 und den Modulen des Systems. Der Informationsaustausch wird durch Steuerung der logischen Zustände der verschiedenen Signal-Schnittstellenleitunge/i in Übereinstimmung mit zuvor festgelegten Regeln bewerkstelligt, wobei diene Regeln eine als "Dialog" bezeichnete Signalfolge ausführen. Die interne Speicherschnittstelle weist eine Anzahl von Leitungen auf, denen folgende Bedeutung·. zugeordnet ist-, Daten .zum Speicher DTM 00-35, P0-P3; Datenidentifizierer zum Speicher RITM 0-7, PO-P1 ,· Destimmungsleitungen zum Speicher SLTM 0-3, P/ Annahme PI-Anweisung APC/ Annahme ZAC-Anweisung AZC; PI~Schnittstelle bereit PIR/ ÜAC-Schnittstelle bereit ZIR/ Ubertragungnanforderung gelesener Daten RDTR/ Daten vom Speicher DFM 00-35, P0-P3/ Anforderungsidentifizierer vom Speicher RlFM 07-, PO-P1/ Doppelpräzision, vom Speicher DPFM;QUAD/ gelesene

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.. 23 _

Daten angenommen RDAA und Systemtakt SYS-CLK.

Schnittstelle wird benutzt/ um den Hauptspeichermodul 000 mit der Schnittstelleneinheit SIU-KX) zu verbinden.

Speicher- und programmierbare Schnittstellenanweisung werden über die gleichen Datenleitungen der Schnittstelle übertragen. Die Schnittstelle weist keine Leitungsgruppe zur Verarbeitung von Unterbrechungsanforderungen auf, so daß die an den internen Speicher über die Schnittstelleneinheit SIU-100 angeschlossenen ■Module nicht direkt eine Speicherunterbrechung veursachen können. Eine Beschreibung der internen Speicherschnittstellenleitungen wird nachstehend in näheren Einzelheiten gegeben.

Interne Speicher-Schnittstellenleitungen

Bezeichnung DTM 00-35/ PO-P3

RITM 0-3, PO RITM 4-7/ P1

SLTM 0-3/ P

auf,

Beschreibung

Diese Leitungen weisen eine Breite von 4 Bytes 06 Informationsleitungen und vier ungerade Paritätsleitungen)/ die sich in einer Richtung von der Schnittstelleneinheit SIU-100 nach äem internen Speicher 500 erstrecken. Diese Leitungen werden zur übertragung von Speicheroder programmierbaren Schnittstellenanweisungen zu dem internen Speicher 500 benutzt. Diese Leitungen bilden zwei Gruppen mit vier Leitungen, welche sich von der Schnittstelleneinheit SIU-100 nach dem internen Speicher 500 erstrecken und der Anforderungsidentifizierung dienen. Diese Leitungen übertragen aufgrund ihrer Codierung Information zu dem internen Speicher, durch die der Modul bestimmt wird, der die Anweisung ausgelöst hat und sie werden benutzt, um die angeforderten Daten in den geeigneten Modul zurückzuholen.

Diese Leitungen erstrecken sich von der Schnittstelleneinheit SIU-100 nach dem internen Speicher 500 und sie umfassen zwei Anschlußnummer-Auiswahlleitungen, eine Lese/Schrcib-Leitung zum Speicher, eine Doppelpräzisionsleitung zum Speicher und eine Paritätsleitung. Die diesen Leitungen aufgeprägten Informationssignale sind 809825/0824

folgendermaßen codiert: .

a) Die Bits 0-1 stellen Anschlußnuinmer-Auüwahl- Difcs dc:r, die durch ihre Codierung anzeigen, welcher Anschluß oder Unterkanal innerhalb des beigefügten Moduls die zu dem Modul gesendete Spcicheranwoisung empfangen oder interpretieren soll.

b) Bit 2 ist ej.n Lese/Schreib-Bit zum Speichor, das in der von dem aktiven Modul empfangenen Steuerinformation enthalten ist. und von der

ι - Schnittstc.lleneinheit SIU nach dem internen Speicher 500 weitergereicht wird, wenn von der Schnittstellcneinheit SIU--100 eine neue Anweisung zu dem Speicher abgesendet wird. Der Zustand dieses Bits zeigt die Richtung der Datenübertrag an.

c) Bit 3 ist ein Dcppelpräzisions-Bit zum Speicher, das durch seine Codierung den Betrag der zu übertragenden Daten anzeigt. Es ist ebenfalls in der durch den aktiven Modul er-. zeugten Steuerinformation .enthalten, wobei

es durch die Schnittstelleneinheit SIU-100 nach dem internen Speichermodul 500 übertragen wird, wenn eine neue Anweisung nach eiern Speichermodul abgesendet wird.

AZC ' Diese Leitung erstreckt sich von der Schnittstellcneinheit SIU-100 nach dem internen Speichermodul 500 und sie zeigt im gesetzten Zustand dem internen Speichermodul 500 an, daß eine von der SchnittstelJeneinheit SIU-100 auf den ande

ren Leitungen angebotene ZAC-Anweisung und Steuerinformation anzunehmen ist. Das Setzen dieser Schnittstfillenleitungen erfolgt wechselseitig exklusiv mit dem Setzen der Schnittstellenlcitung AI'C.

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PIR/ZIR

Diese Leitung dient der Annahme einer programmierbaren Schnittstellenanweisung und sie erstreckt sich von der Schnittstelleneinheit SIU-IOO nach dem internen Speichermodul 500. Im gesetzten Zustand zeigt diese Leitung an, daß die auf den Leitungen DTM vorliegende Anweisungsinformation von dem internen Speicher-· modul 5OO anzunehmen ist.

Diese Leitung signalisiert die Bereitschaft der programmierbaren Schnittstelle und der 7.AC-Schnittsteile und sie erstreckt sich von dem internen Speichermodul 500 zu der Schnittstelleneinheit SIU-100. Im gesetzten Zustand zeigt diese Leitung der Schnittstelleneinheit SIU-100 an_# daß der interne Speichermodul 500 in der Lage ist, eine programmierbare Schnittstellenanweisung bzw. eine ZAC- Speicheranweisung anzunehmen.

Diese Leitung erstreckt sich von dem internen Speichermodul 500 nach der Schnittstellenoinheit SIU-100 und sie zeigt im gesetzten Zustand an,,daß die zuvor durch eine ZAC- oder PI-Anweisung angeforderten, gelesenen Daten zusammen mit der erforderlichen Steuerinformation verfügbar sind und zu dem die Daten anfordernden Modul gesendet werden können.

DFM 00-35, P0-P3 Diese Leitungen weisen eine Breite von 4 Bytes

auf und sie erstrecken sich in einer Richtung von dem internen Speichermodul 500 nach der Schnittstelleneinheit SIU-100. Diese Leitungen werden zur Rückholung angeforderter Lesedaten in einen aktiven Modul über die Schnittstelleneinheit SIU-100 benutzt.

Die beiden Gruppen von Leitungen erstrecken sich von dem internen Speichermodul 500 nach der Schnittstelleneinheit SIU-100. Diese Leitungen werden benutzt, um die gelesenen Daten aus dem Modul 500 zurück nach dem anfordernden

Modul zu leiten.
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RIFM 0-3, PO
RlFM 4-7, P1

DPFH und QUAD

Die Doppelpräzisionslcjtung vom Speicher und die QUAD-Leitung erstrecken sich von dem internen Sf.r;ichermodul COO nach der Schnittstelleneinheit SIU-100. Diese Leitungen zeigen durch ihre Codierung die Anzahl der Worte an, die über die Schnittstellencinheit SIU-IOO an dem anfordernden Modul während des Zeit.inter··· valies der Über trayu?>gsanf orderung der gelesenen Daten zu übertragen sinc'l. Diese Leitungen sind folgendermaßen codiert:
QUAD, DPFM
0 0 ein Wort, Einfachpirizision

0 1 zwei Worte, Doppelpräζi«ion

1 X vier Worte

Diese Leitung für die Statusidentifikation av.r gelesenen Daten erstreckt sich von dem inherjen Speichermodul 500 nach der Schn.tttstelleneinheit ÖIU-100. Der Zustand dieser Leitung signalisiert der Schnittstelleneinheit SIU-1OO, ob die auf den Leitungen DFM vorliegende Information sich auf gelesene Daten oder eine Statusinformation bezieht, wenn die Leitung RDTK gesetzt ist. Im gesetzten Zustand zeigt diese Leitung an, daß eine Statusinformation von ein oder zwei Worten (QUAD-O) zu übertragen ist. Wenn diese Leitung den Binärwert Null e-inn j rant I:, so vrird hierdurch signalisiert, daß bis zu vier Worte zu übertragen sind, wobei die Anzahl der Worte durch die Codierung der Leitungen QUAD und DPFM vorgegeben wird.

Diese iTi Zusammenhang mit der programmierbaren Schnittstelle erwähnte Leitung erstreckt sich von der Schnittstelleneinhoit SIU-IOO nach dem internen Speichermodul 500. Im gesetzten Zustand signalisiert diese Leitung dein Speicherrnodui , daß die von ihm auf den Schnitt-

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Stellenleitungen ausgegebenen Daten angenommen worden sind und daß er daher diese Daten auf den Leitungen wegnehmen kann.

SYS-CLK Die Systemtakt-Leitung erstreckt sich von der Schnittstelleneinheit SIU-IOO nach jedem Modul des Systems. Diese Leitung ist an eine Taktgeberquelle innerhalb des E/A-Prozessors 200 angeschlossen und sie dient der Synchronisation der Operationen eines jeden Speichermoduls durch den gemeinsamen Systemtakt.

Eine letzte Gruppe von Schnittstellenleitungen ist in Fig. Se dargestellt. Gemäß der vorliegenden Erfindung signalisieren verschiedene dieser Leitungen Zustände, wie beispielsweise Fehler- und Betriebszustände. Von großer Bedeutung ist, daß diese Leitungen die Schnittstelle SlU-IOO in die Lage versetzen, die Operation des Prozessorpaares zu steuern.

Wie aus Fig. 5e ersichtlich, umfaßt diese Schnittstelle folgende Leitungen: Anzeige-Prozeßsteuerregister DPCR; Paritätsfehler festgestellt PED; Störung TBL; STOP; Auslösen INIT und Betriebszustand OPI.

Nschntehend wird eine Beschreibung dieser Schnittstellenleitungen in näheren Einzelheiten gegeben.

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Fehle.rfeststell-Schnittstellenleitungen

Bezeichnung Beschreibung

DPCR Diese Leitung stellt eine Leitung von der

Schnittstelle SIU-IOO zu dem angeschlossenen E/A-Prozessor dar, deren Zustand anzeigt, daß der Inhalt des PCR-Registers des E/A-Prozessors auf die Datenleitungen zu der Schnittstelle SIU-IOO geschaltet v/erden soll. Die Leitung wird aktiviert aufgrund eines WREX-Befehls an die Schnittstelle SIU-IOO und sie wird stillgelegt aufgrund eines RDEX-Befehls an die Schnittstelle SIU-IOO.

PED Diese Leitung stellt eine Einzelleitung

dar, die durch ihre Codierung der Schnittstelle SIU--100 die logische ODER-Verknüpfung aller Pari tätsfehler-Detektorschaltkreise innerhalb des angeschlossenen E/A-Prozessors anzeigt. Diere Leitung wird von der Schnittstelle SIU-IOO benutzt, um anzuzeigen, daß eine Unterbrechung mit dem Pegel 0 an den Prozessor auszugeben ist.

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TBL Diese leitung signalisiert im cL'.roJi den Pro

zessor gesetzten Zustand der Schnittstelle SIU-IOO/ daß sie einen Ausnahmezustand festgestellt hat, während ein Pegel 0 oder ein Zeitablauf während des Selbsttests vorliegt.

STOP Diese Leitung erstreckt sich von der Schniti-

stelleneinheit SIU-100 zu einem Modul, und sie zeigt im gesetzten Zustand an, daß der Modul jegliche Aktivität beenden soll.

INIT Diese Leitung erstreckt sich ebenfalls von

der Schnittstelle SlU-IOO zu einem Modul und sie veranlaßt im gesetzten Zustand/ daß der Modul den initialisierten Status einnimmt.

OPI Dies ist ein Setz/Komplement-Leitungspaar

von einem Modul zu der Schnittstelle SIU-IOO. Dieses Leitungspaar zeigt diirch seine Codierung an, v/enn der Modul aktiv, mit Strom versorgt und bereit ist, Anweisungen, zu erzeugen oder anzunehmen.

Nachdem die verschiedenen Arten von Schnittstellen, wie sie durch die Module gemäß Fig. 1 benutzt werden, beschrieben worden sind, sei nunmehr eine nähere Beschreibung der einzelnen Module gegeben.

E/A-Prozessor 200

Gemäß Fig. 2 weist der Prozessor 200 einen mikroprograirunierten Steuerabschnitt 201 auf, der in Abhängigkeit von in einem Steuerspeicher 201-10 gespeicherten Mikrobefehlen Steuersignale für die Ausführung von Befehlen erzeugt. Ferner umfaßt der Prozessor 200 einen Befehls-Pufferabschnitt 202 zur Speicherung von aus dem internen Speichermodul 500 abgerufenen Befehlen, einen Speicherabschnitt 203 und einen Verarbeitungsabschnitt 204 zur Ausführung arithmetischer und logischer Operationen unter Steuerung von in dem Steuerspeicher 201-10 gespeicherten Mikroprogrammen.

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SteuerspcicherobschnJ tt 201

Dor Steuer speicher 201-10 besteht beispielsweise eines Festwertspeichern ROM. Der Steuerspeicher 201-10 ist über Signalo von irgendeiner von acht Ursprungsadrer^cnadrcssiorbar, die an einem Auswahlschalter 201-14 verfügbar sind. Der Inhalt der adressierten Speicherplätze wird in ein AusgangsregiPtor 201-ID ausgelesen und durch in einem Block 201-16 enthaltene Decodierschaltkreise decodiert. Zusätzlich werden Signale von einom dor Felder des den Mikrobsfehl enthaltenden Registers 2O]-T" als Eingangssignalc! für den Schalter 201-14 benutzt, um eine der acht ürsprungsadresson als Adresse für den Steuerspeichor 20 1-1O auszuwählen. Die in das Register 201-15 eingelesenen Mikrobefehle weisen Adresskonstanten auf zum Verzweigen des Steuerspei chars 201-10 auf geeignete Mikroprogrammroutinen.

Wie aus Figur 2 ersichtlich/ .sind folgende Steuerspeieher-Ursprun, adressen vorgesehen: Unterbrechungs/Ausnahmesignale, die von Signalen abgeleitet werden, die von der System-Schnittstellonoinhrjil 100 und von Schaltkreisen innerhalb des Prozessors 2OO erzeugt werden; eine Nächst-Adressregisterposition, die an die über einen Addierschaltkreis 201-24 in ein Register 201-22 eingespeicherte Nächst-Adresseninformation angeschlossen ist? eine Rückkehradressregisterposition, der der Inhalt eines Rückkehrrcgisterr; 201-20 als Rückkehradresse zugeführt ist; eine Ausführungs Adressregisterposition, der von einem Wegsucherspeicher 2O1-2 über ein Speicherausgangsragister 201-4 eine Adresse zugeführt Wird; eine Folgeadressregisterposit.ion, die die Adresse ebenfalls aus dom Register 201-4 erhält und eine Konstanlonposition, der ein Konstantenwert aus dein Ausgangsregister 201-15 angeführt wird.

Die geeignete nächste Adresse wird durch den Audi erschalt kreis 201-24 erzeugt, dem als ein Operandeneingang Adressignale in Form einer durch den Schalter 201-14 ausgewählten Ursprungsadresse und als ein anderer Operand Signale von Sprung.-"Steuerschaltkreisen eines BJockes 201-26 zugeführt v/erdcn. Die Sprung-Steuer schaltkreise werden durch in dem Steuerspoicherregister 201-15 gespeichorte Konstantensignalo beeinflußt und sie erzeugen einen geeigneten Wert als einen Operandeneingang für den Addiorschaltktois 201-24. Die durch den Addierschaltkreiö 201-24

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erzeugte resultierende Adresse ergibt sich als Summe von durch den Schalter 201-14 ausgewählten Adressen und von Kenstanten-Signalen, die durch die Sprung-Steuerschaltkreise des Blockes •201-26 erzeugt werden. Die verschiedenen Positionen des Schalters ?Ο1·-14 werden in Abhängigkeit von aus dem Steuerspeichor 2O1-1O ausgelesenen Mikrobefehlen ausgewählt, um wiederum geeignete Adressenfür in dem Steuerspeichei" 201-10 gespeicherte Mikroprogramme zu erzeugen, wobei diese Mikroprogramme für die Ausführung einer Operation erforderlich sind, die durch den Ορο-rai.ionscode eines Programmbefehls bestimmt int. Der Operationscodo des Befehls wird dem Wegsucherspeicher 201-2 über den Daten weg 2O1-C zugeführt. Die Kückkehr-Adressregistcrposition des Schalters 201-14 wird während der Programinfolge als PoIge einer Verzweigungsoperstion ausgewählt/ während die Konstenregisterporition ausgewählt wird, um eine Verzweigung nacJi einem vorbestimmten Speicherplatz im Steuerspeicher 201-10 zu erzeugen, die durch das Konstantenfeld des in dem Register 201--15 yf^psicherveii Mikrobefehls bestimmt ist.

Unterbrechungen werden nach der Vervollständigung der Ausführung eines Programmbefchles verarbeitet. Aus Figur 2 ist ersichtlich, daß Leitungen HLIP und LZP, die das Vorhandensein eines höheren Unterbrechungspegels bzw. einer Unterbrechung mit dem Pegel Null anzeigen, Signale an den Schalter 201-14 anlegen. Das über die Leitung HLIP angelegte Signal wird mit einem Unterbrechuncs-Sperrsignal aus einem Prozeßsteuerregister 204-22 einer UND--Verknüpfung unterzogen und das Resultat wird zusammen mit dem auf der Leitung LZP anliegenden Signal einem ODER-Gatter zugeführt. Wenn das das Vorhandensein der Unterbrechung mit höherem Pegel anzeigende Signal nicht gesperrt ist oder ein Signal auf der Leitung LZP angelegt wird, so wählen Signale von nicht dargestellten an den Schalter 201-14 angeschlossenen Schaltkreisen die Stellung Ausnahme/Unterbrechung aus. Die Signalleitungen, welche das Vorhandensein einer Unterbrechung (LZP und HLP) anzeigen, wählen eine Unterbrechungsfolgc von Mikrobefehlen anstelle der Mikrobefehlsfolge für die Ausführung des nächsten Programmbefehles aus.

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Ausnahmen anzeigende Signalleitungen sind an nicht dargesteilte Steuer Schaltkreise angeschlossen, die dom Schalter 201-14 zugeordnet sind und verursachen die Auswahl der Ausnabme/Unterbrechungsposition. Dies führt zu cinnr Adresse zur Bezugnahme auf eine Ausnahmefolge von Mikrobefehlen. In Abhängigkeit von dem Ausführungstyp kann die Ausnahme sofort verarbeitet werden, da die weitere Ausführung des Programmbafehles verhindert werden muß oder nicht möglich ist (z.B. Fehler, illegale Befehle). Die Ausnahme wire? Beendigung der Ausführung des Prograinmbefohles vor arbeitet, wenn der Zustand keine sofortige Beachtung erfordert (z.B. Zoitablauf, überlauf usw) . Der Auftritt von Ausnahmen verursacht die Auswahl der Ausnahmn/Unterbrechungsposition des Schalters 20 1-14 und das .Setzen einer entsprechenden Bit-Position im Prozeßsteuerregister 204-22.

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.- 33j -

Mit PDA in Fig. 2 bezeichnete Zeittaktsignale werden durch Toktsohaltkreise innerhalb eines Blockes 2O1-3O erzeugt und sie dienen der Vorgabe geeigneter Speicherzyklen für den Steuerabschnitt. 201 sowie als Zeittaktsignale für den Betrieb der anderen Abschnitte des Prozessors 2OO und der anderen Module des Systems gemäß Fig. 1. Die Taktschaltkreise weisen als einen Eingang die STOP-Leitung auf, die einen weiteren Betrieb des Steucrabschnittes 201 sperrt, v/enn sie auf den Binärwert ^M1" gesetzt ist. Dsr-Block 201-30 umfaßt Schaltkreise, um der Schnittstelleneinheit SIU-IOO über die OPI-Leitung zu signalisieren, daß sich der Prozessor 200 im Betrieb befindet. Im Falle der vorliegenden Erfindung können die Taktschaltkreise ebenso wie die anderen Schaltkreise gemäß Fig. 2 als herkömmliche Schaltkreise ausgebildet sein, wie sie beispielsweise in der Veröffentlichung "The InIegrated Circuits Catalog for Design Engineers" von Texa.s Instruments, Inc., 1972 beschrieben sind. Insbesondere können die Taktschaltkreise einen quarzgesteuerten Oszillator und Zählerschaltkreice aufweisen, während der Zähler 201-14 aus mehreren Daten-Selektor/Multiplexer-Schaltkreisen bestehen kann.

Aus Vorstehdem ergibt sich, daß bei den meisten durch Mikroprogramme gesteuerten Maschinen der Steuerspeicher 20.1-10 die erforderliche Steuerung eines jeden Prozessors pro Operationszykluc übernimmt. Zu diesem Zweck wird jedes Mikrobefehls^ort, das aus dem Steuerspeicher 201-10 herausgelesen wird, während eines Operationszyklus in eine Anzahl getrennter Steuerfelder

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unterteilt, die die erforderlichen Eingangssinnale für die verschiedenen Auswahlschalter gemäß Figur 2 erzei Jen. Diese Schalter werden zur Adressierung der verschiedenen Zwiscnenspoieher und für die Auswahl der Operanden benutzt. Die Steuerfelder erzeugen ferner Signale zum Festlegen verschiedener Testbedinguiigun für eine Verzweigung sowie Signale für die Steuerung der Operation einer Addier/Verschiebeeinhüit im Abschnitt 204 und schließlich Signale für die Erzeugung von Steuerinf or nation, die; für die Erzeugung von Anweisungen erforderlich ist.

Befehlspuffer-Abschnitt 202

Dieser Abschnitt weist mehrere Register 20.?·-2 'ür die" Speicherp iu von bis zu vier Worten von aus dem internen S\. ,· i cn erniodul ¹KK) abgerufenen Befehlen auf, die über ein Datenei lgangr.registor 20 1·· 18 zugeführt werden. Die Gruppe von Registern 2 Y2~2 int an c-lnon Befehlsregisterschalter 202-4 mit zwei Stellun/on angeschlossen, der seinerseits zwei Ausgangnsignale erzeugt, ?in Ausgang^sigmi L CIR betreffend einen gerade ausgelescnon Def eh L und ein v/i? it ore; Ausgangsr».ignal ΝΙΠ betreffend einen nächsten a ingolepenen Befehl. Die Auswahl von Befehlsworten auf einer Halb- oder VcllwortbasL·: wird in /abhängigkeit von dem Zustand der Bit-Positionen ίη der.i laufenden Befehlszähler IC getroffen, der normalerweise in rinoii ersten Register der Arbeitsregister des Blockes 204-12 gespeichert ist. . ,

Speicherabschnitt 203

Gemäß Figur 2 v/eist dieser Abschnitt einen Zwischenspeicher auf, der acht Gruppen von Registern aufweist, die acht verschiedenen Prozessen zugeordnet sind, die unterschiedliche PrAoritUtspegel besitzen. Der höchste Prioritätspegel entspricht dem Pegel 0 und der niedrigste Prioritätspegel entspricht dem Pegel 7. Joder Gruppe bzw. jedem Pegel sind 16 Register zugeordnet.

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Dor Zwischenspeicher 203-10 wird über einen Daton-Auswnhlschalter 203-14 mit acht Schaltstellungen adressiert, wodurch Jon /vdresseinyüngen 203-12 selektiv eine 7-Bit-Adrc3se aus einer der acht tJrsprungsadresson zugeführt wird. Die drei höchstrangigsten Bit--Posilionen der /ldresseingänge 203-12 wählen eine der acht Reg.i stergruppen aus, während die verbleibenden vier Bits eines der. 1G Register auswählen. Die von der Schnittstellcnoinheit SIU-100 auf den Leitungen AIL erzeugten Signale führen die drei höchstramjigsten Bits den /vdresseingängcn 203-12 des Zwischenspeichers /u. Die verbleibenden Signale werden von dem Steuerspeichorrcgister 201-15 oder Felder des über IRSW zugefülirten Befehls ernennt.

Das ilchreib-Adressregister 203-22 wird über den Schalter 202-4 geladen, um Signale entsprechend den Bits 9-12 oder den Bits 14-17 üo.L· laufenden Programmbefehls zu speichern, wobei dieser durch eines der Felder des Mikrobefehls innerhalb de« Registers 201-15 bestimmt wird. Das Schreib-Adressregister weist somit Adressen-Speicherraum für das Laden oder das Rückführen eines Ergobnissoo in eincc der /\llgemeinregister des Zwischenspeicliers 203-· 1C auf. Die Schreiboperation wird durch ein Schreibtaktsignal ausgelöst, dafj entweder beim Schalten eines nicht dargestellten getakteten Schrcib-Flip-Flops auf "1" oder in Abhängigkeit eines in das Register 201-15 geladenen Feldes eines Mikrobefehls auftritt. Bei einer Urzeugung durch das Schreib-Flip-Flop tritt das Schreibtaktsignal auf, wenn das Schreib-Flip-Flop beim Auftritt des nächsten PDA-Taktimpulses auf "0" zurückgestellt wird. Hierdurch wird eine auf einen Programmbefehl bezogene Schreiboperation während des Beginns der Verarbeitung des nächsten Befehls gestattet.

I .

Der Inhalt des'Schreib-Adressrcgisters 203-22 wird über den Auswahlschalter 303-14 einem Decodiernetzwerk 203-20 zugeführt, welches jedesmal ein Signal auf einer Ausgangsleitung erzeugt, wenn das Register 2Ο3»·22 eine Adresse von 0,1 oder 15 speichert. Dieses Signal verhindert die Erzeugung einen Schreibtaktimpulses durch nicht dargestellte Gatterschaltkreise, v/enn das Schreib-Flip-Flop auf "1" gesetzt ir.t. Dein Decodiernetzwcrk 203-28 v.'ird zusätzlich

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von dem Prozeßzustandsrcgister 204-20 ein Modussignal zugeführt. Das Moduf'sicjna.t zeigt an, ob der Prozessor 200 in dr-i.· Hauptbzw. Ncbenbetriebsweise betrieben wird, und es wird mit. dem Ausgangssiynal einer UND-Verknüpfung unterzogen und zur Erzeugung eines Ausnahmesignales auf einer anderen Ausgangs!!eitung benutzt, die ihrerseits als ein Eingang zu dein ProzeBsteuerregister 204-22 und auf einen Eingang, der die Auswahl der Ausnahme/Unterbrechungsposition des Schalter 201-14 bewirkt, geführt ist. Hierdurch wird eine Veränderung des Inhalts des Prozeßzustandsregisters GRO des ZwI schenspci chers 203-10 veihindert. Der Inhalt eines adressierten Register-Spoi cherplatzes wird über einen Datenauswahlschalter 203-1Ö mit £wei Stellungen in ein Zwischenspeicher -Pufferregister 203-16 übernonunen. Der Inhalt des Pufferregisters 203-16 wird sodann über einen weiteren Datenauswahlschaltox-203-20 mit zwei Stellungen dem Verarbeitungsabschnitt 204 zugeführt. Die verschiedenen Schaltstellungen der Datenauswählschalter 203-14, 203-18 und 203-20 werden durch verschiedene Felder ausgewählt, die in Mikrobefehlen enthalten sind, die in das Register 201-15 eingelesen werden. Der Zwischenspeicher 2C3-1O empfängt bcitcnsignale über eine von zwei Ausgangsschienen, die wahlweise an eines von vier Arbeitsregistern des Blockes 204-12 angeschlossen sind.

Jede Gruppe von 16 Registern weist einen Prozeßzustandsregiöterspeicherplatz (Allgemeinregister GRO) zur Speicherung von Information auf, die für die Steuerung des laufenden Prozesses von Bedeutung ist. Die ersten acht Bit-Positionen des Registers speichern Steuerungsinformation, die aufgrund ihrer Codierung den unterbrechenden Modul festlegt. Die nächste Position ist durch eine Vorrang-Bit-Position gegeben, die durch ihre Codierung die Betriebsweise der Operation festlegt. Das Register umfaßt ferner eine externe Register-Bit-Position, die angibt, ob der Registerinhalt verändert werden kann sowie eine Adressenmodus-Bit-Position, zwei Zustandscode-Bit-Positionen, eine Ubertragc-Bit-Position und 22 Bit-Positionen für die Speicherung eines Zählstandes, der periodisch hcruntcrgczählt wird, während der zugeordnete Prozeß aktiv ist. Wegen der für eine Modifikation oder

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Bezugnahme erforderlichen Frequenz des Zugriffs auf den Inluilt des Prozeßzustandsregisters t>ind Signale entsprechen·! dsm Inhalt dieses Registers in einem der Register des Verarbeitungsabschnittes 204 (z.B. Register 2O-4-2O) gespeichert. Der Speicherplatz des Allgemeinregisters zum Speichern des Inhalts des Prozeßzustandsregisters dient daher zum Speichern des laufenden Wertes des Prozeß-Zustandsregisters dos Abschnittes 2O4 beiia Auftritt einer Unterbrechung.

Jede Gruppe von Registern weist ferner einen Befehlszähler (Allgeraeinregister GR1) zur Speicherung der Adresse des laufenden Befehls des zugeordneten Prozesses auf. Zusätzlich weist jede Gruppe von Registern ein Seitentabellen-Basisregister (Allgemeinregistor GR15) und eine Anzahl von Allgemeinregistern (Allgemeinregister 2-14) zur temporären Speicherung von Operanden und Adressinformationen auf. Der Zwischenspeicher 2O3-1O umfaßt ferner ein Register für eine Steuerblockbasis CBB, welches eine absolute Adresse speichert, die auf die Basis eines Ausnahmesteuerblockes und auf Unterbrechungssteuerblocktabellen im internen Speichermodul 500 verweist. Das erste Register GRO mit der höchsten Priorität innerhalb der Gruppe von Registern, dessen Inhalt niemals verändert wird, speichert die Steuerblockbasisinformation. Die Unterbrechungn-Stcuerblocktabellen weisen 256 Gruppen von Speicherplätzen auf, welche Information für die Verarbeitung der Art der Unterbrechung speichern. Die Ausnahme-Steuerblocktabellen weisen 16 Gruppen von Speicherplätzen auf, die Information für die Verarbeitung des Ausnahmetyps speichern.

Ausnahmen sind vom Prozessor festgestellte Zustände, die den Prozensor 200 automatisch veranlassen, in eine der 16 Ausnahme-Verarbeitungsroutinen einzutreten. Die Ausnahmezustände werden durch eine 4-Bit-Ausnahmcnummer festgelegt, die den Bits 10-13 des Programmbcfehls entspricht, wenn der Prozessor in die Hauptbetriebsv/eise eintritt. In allen anderen Fällen weist die Ausnahmenummer den Viert 0 £iuf. Die Ausnahmennummer (ECB-Nummer) wird zur Bestimmung eines der Ausnahmesteuerblöcke ECB mit vier Viorten benutzt, welcher auf eine Ausnahme-Verarboitungsroutine verweist.

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Die Byte-Adrease eines /vusnahmosteuerblockes ECD entspricht der Steuerblockbasis CBB- 16 (ECB-Nummer -1). Jeder Ausnahir.esteucrblock ECB weist Vierte zum Laden der Register PSR, IC und PTP.R ^;ut sowie zusätzlich einen Wert für eine Sicherungcbereich-ll im>el3-adres.se/ die als Stapelbereich für die Speicherung von Infoaiintion dient, die dem laufenden Prozeß zugeordnet ist, bevor der Prozessor 2OO in die Ausnahmeroutine eintritt. Die Adresse ein ;;; ünterbrechungs-Steuerblockes ICB entspricht di?r Steuerblockbcs Iv. CBB +16 (ICB-Numr.ier) . Die ICB-Numraer wird au.; dem tJnterbr.eclumyswort in der erläuterten Weise gev/onnen. Der Unterbrechungs-Steuerblock stellt ebenfalls einen Block von vier Worten dar und er enthält Werte für die Register PSR, IC, GR14 und PTuJi.

Verarbeitungsabschnitt 204

In diesem Abschnitt werden alle arithmetischen und logischen Operationen durchgeführt, die von den Programmbefohlen des Prozof.sr ?; gefordert v/erden. Der Abschnitt 204 umfaßt eine Addior/Ver r.ch icbceinheit 204-1, die in der Lage ist, arithmetische, Verr.ch ί ehe-· und logische Operationen mit einem Paar Operanden von 3i> JJiL dur..h· zuführen. Die von einem Addierteil oder einen Verschi^bettiil d( :c Einlieit 2Ο4-1 erzeugten Resultate werden aufgrund von Mikrobefehlen ausgewählt und anschließend selektiv über einen Dal c-omu; wahlsclialter 204-8 mit vier Stellungen über ein Paar Ausgang"··· leitungen cntv/eder zu irgendeinem der Arbeitsreg iu tcr des blue), es 204-12 oder zu einem Datenausgangsregister 20 1-14 über tragen. Pcir; Daten-AusgangsregiBter 204-14 ist an die Leitungen der Prozessor-Datenschnittstelle 600 angeschlossen. Der Block 204-12 umfa/Jt vier Arbeitsregister RO bis R3, die der temporären Speicherung des Inhalts des Befehlszählers und der Adressen während einer Lcfehlsaurführung dienen. Die Register können aus irgendeiner Position des Schalters 204-0 geladen werden. Das zu ladende Register und das hierzu erforderliche Schreibsignal wird durch Felder innerhalb eines Mikrobefehls festgelegt, der dem Register 201-15 entnommen wird.

Genieß Figur 2 sind die Register an ein Paar von Auygangr-.ychienen WRPund WRR angeschlossen. Die WRl'-Schiene ist an Adresselngängc 2O4~5₍an den Schalter ^Q-VA^- VU<k U^n Zwischenspeicher 2O3-1O an-

geschlossen. Die WRR-Schiene 1st: an den A-Operandenschalter 203-20, den H-Operandenschalter 204-1, an das Register 204-20 um! an das Register 204-22 angeschlossen. Die zum Anschluß an dia WKR- und ViRP-Schienen ausgewählten Register werden durch ein I'oldpaar eines Mikrobefehls bestimmt·., der aus dom Register 201·-1'> am.gelesen wird.

Gemäß Figur 2 v/eist der Verarbeitungsabschnitt 204 ein ProücßziKstnndsregister 2O4--2O und ein Prozeßsteuerregi stco: 204-22 auf. Dnc Prozeßzuytandsregister 204-20 wird in der erwähnten Weise über die Ausgancscchieue WRR vom Zwischenspeicher 203-10 geladen, Da:j Prozeßü teuerreg jr.ter 204-22 ist ein 36-Dit--Reg.i ster, das allen acht Untcrbrechungspegeln gemeinsam ist. Die Bit-Positioner.· des Prozoßstciuerregistcrs 204-22 enthalten die folgende Iniormation. Die Dit-Positionen 0-8 bestimmen folgende verschiedene Arte:; von Ivicht-Jlcuptbetriebsweise-Ausnahmen:

PCR-Bi t-PoEi tion /uisnahmetyp

0 Operation nicht vollständig; keine Aniiv.'ort der Ec]inittstelleneinheit SIU-'lOO auf den Leitungen. ARA oder ARDA.

1 Soitenadress-Grenzfehler (Kcnnschlüsselprüfung)

2 · Seiten-Zugriffsfehler

3 Seite im Speicher nicht vorhanden

4 Illegale Operation

5 Prozeß-Zeitgeber-Ablauf

6 ^- überlauf

7 Verriegelungsfehler

8 Adressen-Felilausrichtung

Der Ausdruck "Fehler" bezieht sich nicht notwendigerweise auf den Auftritt eines Hardware-Fehlers, sondern umfaßt auch Fehlerzustände usw.

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Die B:i t-Fonitionen 9-12 speichern die durch das Datenweg-Substrat festgestellten Paritätsfehler. Die Bit-Position 13 zeigt an, wenn ein Paritätsfehler in dem Daten-Eingangsregistcr festgestellt wird. Die Bitpor.itiorien 14-15 speichern Hinweise auf Paritätsfehler, die von dem Steuerspeicher und dem Wegsucherspeicher festgestellt werden. Das Bit 15 signalisiert, da/i keine Antwort auf die Unterbrechung mit dem Pegel O vorliegt. Die Bit-Positionen 23-26 bestimmen die Prozessornummer und den Pegel, die über die Leitungen PNID und AIL'erhalten werden. Die Bit-Position 27 stellt ein Unterbrechungs-

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Sperr-Bxt dar, während die Bit-Positionen 28-35 Unterbrechungs-Anforderungs-Bits speichern, die für den Fall, daß sie den Wert "1" aufweisen,. eine Unterbrechung mit einem der Bit-Position entsprechenden Pegel anzeigen (z.B. Bit 28 = Pegel O). Die Bit-Positionen 27-35 können durch einen Programmbefehl übex- die Ausgangsschiene WRR aus der Reihe von Registern des Blockes 201-12 geladen werden. Die Inhalte eines jeden Registers 20-5-20 und 204-22 werden selektiv über einen Datenauswahlschalter 2O4-24 mit zwei Positionen einer der Positionen des Datenaxiswahlschalters 204-8 zugeführt. Das Register 204-20 ist ferner mit der PI-Position eines zweistufigen Steuerungs-Auswahlschalters 2O4-1O und eines vierstufigen Adressen-Auswahlschalters 204-6 verbunden. Der Steuerungsschalter 204-10 erzeugt Steuerungsinforination für die Schnittstelleneinheit SIU-100, welche zur übertragung der Anweisung zu dem richtigen Modul verwendet wird. Eines der Felder des aus dem Register 201-15 ausgelesenen Mikrobefehls wählt die geeignete Position entweder für eine Speicher oder eine programmierbare Schnittstellenanweisung aus. Die Steuerungsinformation für eine Speicheranweisung wird erzeugt durch Felder innerhalb des Mikrobefehls und durch seitenunterteilte Adresseninformation vom Zwischenspeicher 204-4 oder durch absolute Adresseninformation von der Schiene WRP. Im Falle einer programmierbaren Schnittstellenanweisung wird die Steuerungsinformation wie folgt erzeugt: Das Bit 0 wird bei einer programmierbaren Schnittstellenanweisung zwangsläufig auf den Wert "1" gesetzt; die Bits 1-4 entsprechen den Bits 0-3 des Registers 204-20 und die Bits 5-6 entsprechen den Bits eines der Felder des Mikrobefehles, die durch ihre Codierung angeben, ob eine Einfach- oder Doppelwortübertragung vorliegt und ob es sich bei der Operation um einen Leoe- oder Scbreibzyklus handelt. Beim Start eines Speicherzyklus oder bei der Auslösung einer Anweisung werden die Signale des Steuerungsschalters 2C4-1O in ein Steuerungsregister 204-16 geladen, das die Signale den geeigneten Leitungen der Datenschnittstelle 600 des Prozessors 200 zuteilt. Die zusätzliche Steuerungsinformation aufweisende Anweisung wird durch die Position 2 des Adressenschalters 204-6 im Falle einer programmier-

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baren Schnittstellenanweisung erzeugt.

Wie der Figur 2 weiterhin entnehmbar ist, umfaßt der Verarbeitungsabschnitt 204 einen Zwischenspeicher 204-4, der über Adresseingänge 204-5 adressierbar ist. Der Zwischenspeicher 204-4 gestattet eine Seitentabellen-Adresspeicherung für jeden der acht Unterbrechungi;pegel, die bei der Erzeugung absoluter Adressen für die Adressierung des internen Speichermoduls 500 benutzt v/erden. Im Falle der Adressierung wird der Inhalt des Speicherplatzes des Zwischenspeichers 204-4 in zwei Positionen des 7idressenschalters 2O4-6 mit vier Positionen ausgelesen. Diese zwei Positionen werden für eine Bezugnahme auf Seiten innerhalb dos internen Speichermoduls 500 benutzt. Da die Seitenunterteilung des Zwischenspeichers 204-4 kein besonderes Merkmal der vorliegenden Erfindung bildet, wird auf eine nähere Diskussion dieser Speichertechnik verzichtet. Die anderen beiden Positionen des Adressen-Auswahlschalters 204-6 werden zur Vorgabe der Speicher- oder programmierbaren Schnittstellenanweisung benutzt. Insbesondere . wird die Position 1 des Adressenschalters 204-6 bei Auswahl durch ein Adressen-Steuerfeld eines im Register 201-15 gespeicherten Mikrobefehlswortes zur Erzeugung der Lese/Schreib-Speicheranweisung benutzt, die Bits 0-8 mit einer Codierung entsprechend den vorbestimmten Feldern des Mikrobefehlswortes umfaßt und ferner Bits 9-35 aufweist, die aufgrund ihrer Codierung entweder der seitenunterteilten Adresseninformation des Speichers 204-4 oder den absoluten Adressen-Bits entsprechen, wie sie von den Arbeits-

. registern des Blockes 204-12 auf der Ausgangsschiene WRP ausgegeben werden. Wird die PI-Position des Schalters 204-6 ausgewählt, so erzeugt der Schalter eine programmierbare Schnittstellenanweisung mit folgenden Bits: Bit 0 weist den Wert "0" auf; Bit1 wird aus einem Feld eines Mikrobefehls zugeführt, der in dem Register 201-15 gespeichert ist/ Bit 2 wird dem Bit 9 des

. PSR-Registers 204-20 entnommen und bestimmt, ob der ablaufende Prozeß gewisse externe Register verändern kann/ Bits 5-8 entsprechen den Bits 4-7 des Registers 204-20 und sie bestimmen den Anschluß oder Unterkanal innerhalb des Moduls; Bit 3 bestimmt

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,durch seine: Codierung die Prozessor-Paarnununer, die von der Schnitt «-.telleneinheit SlU-IOO angewählt wurde; Bit 4 weist den Wert "O^;i auf und die Bits 9-35 entsprechen den Bits 9-35 der Schiene VJRP, die die absolute Adresse der programm j erbaren Schnitt-stellenanweisung liefert.

Feliler-Detektorschaltkreise 201-32- Fig: 2

Zur·;)17.1 ich zu den zuvor beschriebenen Schaltkreisen weist jeder Ε/Λ-Prozessor Fehler-Detektorschaltkreise herkömmlicher Bauaxt auf. Diese Schaltkreise umfassen beispielsweise Paritätsprüfschaltkreise, die Prüflingen hinsichtlich verschiedener Speichel abschnitte eines jeden Ε/Λ-Prozessors ausführen. Der Block 201-32 liefert ferner Signale an die verschiedenen Leitungen der Schnittstelle 604.

Obgleich sie in Form eines einzigen Blockes dargestellt sind, liegt es auf der Hand, daß die Paritätsprüfschaltkreise an verschiedenen Stellen des Prozessors 200 angeordnet sind. Beispielsweise werden die vier Paritätbits der in den Allgemeinregister-Speicherplätzen des Zwischenspeichers 203-10 gespeicherten Daten durch Schaltkreise erzeugt/ die an die Eingangs-Datenschiene des Zwischenspeichers 2O3-1O angeschlossen sind. Paritätsschaltkreise, die an den Ausgang des SPB-Registers angeschlossen sind, überprüfen die Ausgangssignale auf eine korrekte Parität. In gleicher Weise erzetigen Parität-Erzeugungsschaltkreise die Parität für Signale am Ausgang des B-0perandenschalters 204-1, dessen Information in den PTW-Zwischenspeicher 204-4 einzuschreiben ist. Die Parität eines jeden aus dem PTW-ZwJschenspeichcr 204-4 ausgelesencn Byte wird durch Paritätprüfschaltkreise geprüft, die am Eingang des Adressenschalters 204-6 angeordnet sind.

Der Steuerspeicher 201-10 und der Wegsucherspeicher 201-2 weisen zusätzlich Paritätsprüfschaltkreise zur Feststellung des Vorliegens von Einzelbitfchlern in Speicherplätzen auf. Beim Auftritt einea Fehlers werden die entsprechenden Steuerspeicherbit (z.B. die Bitponitionen 14-15) des PCR-Regicters 204-22 gesetzt. Ferner prüfen

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an das Daten-Eingangsregister 204-18 angeschlossene Paritätsprüfschaltkreise alle Daten und Befehle, die in das Dateribit-Eincjangsregister 204-18 eingetaktet v;erden. Ein hinsichtlich Daten
der Schnittstelleneinheit SIU-IOO festgestellter Paritätsfehler
setzt das entsprechende Substrat-Paritätsfehlerbit (z.B. die Dispositionen 9-12) für das fehlerhafte Byte und die Daten-Eingangs-Bitpositicn 13 des PCR-Registers 204-22.

Dar Block 201-3 2 weist logische ODER-Schaltkreise auf/ denen Signalhinv/eise auf die in dem PCR-Register 204-22 gespeicherten Parität&fehlerbits zugeführt werden. Eine Gruppe dieser Schaltkreise
erzeugt ein resultierendes Signal für die Leitung PED, das der logischen ODER-Verknüpfung der Paritätsfehlersignale entspricht.

Zähler- und Detektorschaltkreise

Eine letzte Gruppe von Schaltkreisen gemäß der vorliegenden Erfindung betrifft die Schaltkreise der Blöcke 201-34, 201-36 und 2O1-3G, Der Block 201-34 umfaßt einen 9-stufigen Zähler herkömmlicher Bauart, der durch die Schaltkreise des Blockes 201-36 gesteuert wird. Der Zähler dient als "Pegel O"-Zeitgebcr, der feststellt, wenn der Prozessor 200 nicht auf eine Unterbrechungsanforderung innerhalb
einer Zeitperiode anspricht, die dem zweifachen der für ein nichtvoülständiges Operationsintcrvall benötigten Zeit entspricht.

In näheren Einzelheiten wird der Zähler anfänglich durch die Schaltkreise des Blockes 201-36 auf den Zustand 0 eingestellt und dieser Zustand wird so lange beibehalten, wie die Leitung LZP den Binärwert "0" beibehält. Wenn die Leitung LZP auf den Binärwert "1" um-· schaltetso trennen die Schaltkreise des Blockes 201-36 das Initialisierungssignal ab und der Zähler beginnt mit der Zählung und erhöht seinen Zählstand in Abhängigkeit von jedem PDA-Signal der
Schaltkreise des Blockes 201-30 jeweils um eins. Wenn der Zähler
seinen maximalen Zählrtand erreicht (alle Binärstellen weisen den
Binärwert "1" auf) und die Leitungen AIL noch nicht auf den Binärwort "O" umgeschaltet sind, so erzeugt dor Zähler ein Auügangr.siynal, durcli welches die Bitpov.ition 16 deo PCR-Rogistern 204-22 auf den Binärwort 1 gesetzt wird. 809825/0824

Die Zählntandserhöhung des Zählers des Blockes 201-34 wird durch die Schaltkreise des Blockes 201-36 angehalten, wenn entweder die Leitungen AIL auf den Binärwert "0" umschalten oder die Leitung LZP durch die Schnittstelleneinheit SIU-IOO auf den Binärwert "O" umgeschaltet wird. Diese Signale setzen ebenfalls den Zähler in den Anfnngszustand. Schließlich legen die Schaltkreise 201-36 die Signale auf der Leitung INIT als Eingang an den Schalter 201-14 an. Wenn die Schnittstelleneinheit SIU-100 die Leitung INIT auf den "Binärwert "1" setzt, so wird hierdurch der Inhalt der verschiedenen Register innerhalb des Prozessors 200 (z.B. das PCR-Register 204-22) gelöscht. In dem zurückgestellten Zustand beginnt der Prozessor 200 mit der Bearbeitung einer Initialisierungsroutine im Steuerspeicher 201-10.

Die Schaltkreise des Blockes 201-38 weisen verschiedene ODER- und UND-Gatter auf. Diese Schaltkreise werden benutzt, um die Leitung TBL auf den Binärwert "1" zu setzen. Die Leitung TBL wird auf "1" gesetzt, wenn die Bitposition 16 des PCR-Registers 204-22 infolge eines Zeitablaufs gesetzt worden ist bevor die Schnittstelle SIU den Prozessor 200 auf den Pegel 0 umgeschaltet hat. Somit warden die Signale entsprechend der Bitposition 16 und der Pegel-Bitpositionen 24-26 einer UND-Verknüpfung unterzogen, so daß die Leitung TBL auf "1" umschaltet, wenn die Bitposition 16 den Binärwert "1" aufweist und die Bits des PCR-Registers anzeigen, daß sich der Prozessor nicht auf dem Pegel 0 befindet. Eine andere: Gruppe von Schaltkreisen erzeugt eine logische ODER-Verknüpfung der Ausnahme-Bitsignale, die in dem PCR-Register 204-22 (z.B. die Bitpositionen 0-8) gespeichert sind. Das Ausgangssignal wird sodann einer UND-Verknüpfung mit den Pegelbits 24-26 des PCR-Registers 204-22 unterzogen. Wenn somit der Prozessor auf den Pegel 0 umgeschaltet worden ist, so setzt eines der Ausnahmesignale die die Leitung TBL auf den Binärwert ^M1^W. .

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Vor dem Unischalton dos Prozessors 200 auf den Pegel 0 sind jedoch die Ausnalunosi gnale nicht in der Lage, die Leitung TBL auf den VL-närwert "1" umzuschalten. Der Grund hierfür liegt darin, daß während eines anfänglichen Selbsttestes in der Zeit, in der ein Fehler auftreten kann, ein Ausnahmcsignal in dem lCR-Register 2O-1-22 bereits gespeichert sein könnte und es nicht wünschenswert wäre?,
daß dieser Fall nicht als Störung angezeigt würde. Daher wird ein spezifischer Test (Selbsttest) benutzt, uin Störunysanzeigen in der erläuterten Weise zu bilden.

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Steuerloaikpchaltkreise 201-30

rig. 2a zeigt in näheren Einzelheiten jene Schaltkreise, des Blockes. 201-30 gemäß Fig. 2, die den Prozessor 200 in die Lage versetzen, den Inhalt, des Prozeßsteuerregisters 204-22 in erfindungsgemäßer Weise auszugeben und anzuzeigen.

Aue Fig. 2a int ersichtlich, daß dem NAND/UND-Gatter 201-301 als Eingangssignal^ das Signal PTXDPCR100 von der Leitung DPCR, der Binärwert "0" von einem Ablauf-Flip-Flop 201-330 und ein Signal SIMULATE 00 von nicht dargestellten Testschaltkreisen zugeführt wird. Es kann angenommen werden, daß das Signal SIMULATE OO den Binärwert "1" aufweist.

Das UND-Ausgangssignal SBBPCR1Ö0 wird als Eingangssignal dem Schalter 204-8 zugeführt. Dieses Signal repräsentiert den Zustand des signifikantesten Bits der an den Schalter 204-8 angelegten Steuersignale. Das NAND-Ausgangssignal SIM CSR30000 vvird als Eingangssignal einem Paar von NAND/UND-Gattern 201-303 und 20.1-304 zugeführt. Dem Gatter 201-303 wird ferner das Signal CSR30 PCR002 von dem Register 201-15 zugeführt. Das Ausgangs.signal CSR 30PCR110 bildet, ein Eingangssignal für den PSR/PCR-Schaltez 204-24 und gibt, vor, welche Position des Schalters als Eingangssignal für den Schalter 204-8 auszuwählen ist.

Dem Gatter 201-304 wird das Ausgangssignal des Ablauf-Flip-Flops 201-330 mit dem Binärwert "0" zugeführt, und das Gatter verknüpft dieses Signal mit dem Signal SIM CSR30000, um ein Datenausgangs-Taktfreigabesignal ODRCElOO zu erzeugen. Dieses Signal wird über einen Gatter-Puffer schaltkreis 201-306 dem Gattereingang eines Daten-Ausgangsregisters 204-14 zugeführt. Es sei darauf vorwiesen, daß dem Daten-Ausgangsregister 201-14 ein Taktsignal DTS020 von einom freilaufenden nicht dargestellten Taktschaltkreis zugeführt wird. Es ist jedoch der Zustand des Steuersignales WRITE DTSRG100» der vorgibt, wenn Datensignale in das Register zu takten bzw. zu laden sind.

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40 -

Ein andeies Paar von NAND/UND-Gattern 201-310 und 201-312 verknüpft das Signa] SIM CSR3OOO mit dem Steuersignal C3R15REQOO2 von dem Register 201-15 und dem Anforderungpsignal REQ3000 von der Sys tem-Schn.ittstolleneinheit SlU-IOO, um dets Steuersignal CNTLXBB1OO zu erzeugen. Dieses Signal wird an den Schalter 204-8 angelegt, und es gibt vor, ob die PSR/PCR-Position auszuwählen ist.

Einer letzten Gruppe von NAND/UND-Gattern 201-314 bis 201-324 wird das Signal PTXSTOP1OO von der Leitung STCP zugeführt. Wenn sich der Prozessor 200 nicht in einem Einzelzyklusbetrieb befindet (z.B. Signal SINGLEMODEOOO=1), so schaltet das Gatter 201-320 das Signal EPST0P100 auf den Binärwert ¹¹O". Hierdurch setzt das Gatter 201-324 das Signal RESETRUNOOO auf den Binärwert "0", wodurch das /d)lauf-Flip-Flop 201-330 auf den Binärwert "O" zurückgestellt v/ird. Daraufhin wird der Systemtakt angehalten. Dies bedeutet, daß die Zuteilung von Taktimpulssignalen über die Treiberschaltkreise 201-332 und 201-334 an die verschiedenen Logikschaltkreise und Register innerhalb des Prozessors 200 verhindert wird.

Das /\blauf-Flip--Flop 201-330 wird aufgrund von Signalen SIURUNOO und STARTCLKOOO über ein NAND/UND-Gatter 201-328 auf den Binärwert "1" umgeschaltet. Das Flip-Flop 201-330 ist ein getaktetes Flip-Flop vom D-Typ, das entsprechende Setz- und Rückstelleingänge aufweist. Der Eingangsabschnitt umfaßt ein Paar von UND-Gattern, deren Ausgänge einem festverdrahteten ODER-Glied zugeführt werden.

0 0 9 0 2 Γ) / f) 8 2 U

System-Schnittstelleneinlieit 100

Unterbrechungsabschnitt 101

Die System-Schnittstelleneinheit 100 dient dem Nachrichtenaustausch zwischen den Modulen des Systems gemäß Figur 1 über mehrere Doppelkanalschalter. Verschiedene Doppeikana.lrjchalter werden zum Sammeln der Signale auf den Leitungen der verschiedenen Schnittstellen der Module verwendet. In Figur 3a sind die Schalter und Schaltkreise des ünterbrechungsabschnittes 101 zum Verarbeiten der Modul-Unterbrechungsschnittstellen dargestellt. Im System gemäß Figur 1 sind Module dargestellt, die an die Anschlüsse LMO, A,E, G und J angeschlossen sind und die jeweils Signale zu der Schnittstelleneinheit SIU-100 über verschiedene Leitungen der. Unterbrechungs-Schnittstelle 602 zuleiten. Die Schnittstelle SIU-100 gibt zusätzlich Signale über eine Unterbrechungs-Schnittstelle 600 an den zugeordneten Anschluß L gemäß Figur I ab.

Gemäß Figur 3a gibt jeder Modul, wenn er eine Bearbeitung anfordert, ein Signal auf seiner Uhterbrechungsanforderungsleitung IR zusammen mit einer geeigneten Unterbrechungs-Bestiremungsinformation auf den Leitungen IDA ab, wobei diese Leitungen den Schaltkreisen eines Unterbrechungsprioritäts- und Steuerblockes 101-2 zugeführt sind. Die Schaltkreise des Blockes 101-2 überwachen alle Unterbrechungs-Schnittstellen und sie wählen den geeigneten, dem Prozessor 200 zugeordneten Prozeß aus, wenn die Anforderung eine Priorität aufweist, die höher ist als die Priorität des gerade ausgeführten Prozesses. Wenn der Prozessor 200 seine Bereitschaft zur Aufnahme der Anforderung signalisiert, schaltet die Schnittstelleneinheit SIU-100 die der höchsten PrioricStsanforderung zugeordnete Identifizierungsinformation auf den Prozessor 200, Die Identifiziorungsinformation weist eine Unter-

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brechungs-Stcuerblocknnmmor von 0 Bit einschließlich einer.. Ραι.ί.-täts-Bits auf sowie eine Untsrbrechungs-Poge Lnununer von 3 lJ.it. und üino Prozessornummer von einem Bit mit e Lneni PariLcits·-Hit und schließlich eine Kanalnummer von 4 Bit.

Die Schaltkreise des Blockes 101-2 weisen Decodicrsohalfcki e i r, ·.

(lic·
auf, die "Prozessornummer und die ynterbrechungn-Antordorungi·»-- signale decodieren. Unter der Voraussetzung, daß kein I'ar J t i.i I :- fehler vorliegt, v/erden die Ausgangssignale der Decodierscha.l ■·.-kreise den Priori täts-Logikscbal tkrcisen des nusgcwühll en Pro- ■ zessors zugeführt. Die Prioritäts-Logikschaltk cei.se decodieren die Unterbrechungs-Pcgelsignale und bestimmen den höchsten PrIorität.'jpcgel und sodann die Priorität des Anschlusses, r.o fiaß iur Modul mit dem höchsten Prioritätspegel u»id der höchsten /mr-vh.uß priorität ausgewählt wird. Die Unterbrechungr,-Aiir.c!ilußnr ior :.; it innerhalb eines vorgegebenen Pegelis stellt sich v.'.ie folg!: dar Alt; Anschluß L; Anschluß A, /mschluß B, Anschluß C; Anschluß D; Anschluß E.; Anschluß F, Anschluß G; Anschluß II, Anschluß I und Anschluß K.

Dies bedeutet hinsichtlich des Sys tomes gemär. Figur 1, rUiß der Anschluß des laufenden Prozesses die höchste Priorität gefolg. von der Schnittstelleneinheit SIU-100, dem Hochgeschwindigkej. i.vmultiplexer 300, dem Zentralprozessor 700, dtm Prozessor 2OO i.r.cl dem Niodriggeschwindigkeitsmultiplexer 400 aufweist.

Die Prioritätsschaltkreise des Blockes 101-2 erzeugen ein Au.sgangssignal auf einer Leitung von N-Ausgangsleitungen, wobei die Zcihl N der Anzahl der unterbrechenden Module innerhalb des Systems entspricht. Die N-Ausgangsleitungen werden einem Datcn-Auswahlschalter 101-4 mit acht Positionen zugeführt*, der die Unterbrechungn-Pegelijignalo eines Unterbrechungspogels mit einer höheren Priorität als des gerade bearbeiteten Pegels auswählt und in ein Register 101-6 überträgt. Die Ausgangssignale der, Registers 101-6 werden auf den Leitungen AIL ausgegeben, wenn der Prozessor 200 die Leitung TUR den Wert "1" annehmen läßt, vorausgesetzt ,daß die· Schnittstelleneinheit SlU-IOO zuvor

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die Leitungen HLlP und LZP ;:ur. Annahme des Wertes "1" veranlaßt hnt. Wenn der laufende Prozeß tür eine Unterbrechung nicht gesperrt ist, so verursacht die Unterbrechungsanforderung die Aufgabe des laufenden Prozesses durch den Prozessor 200 und die Annahme eines Unterbrechungswortes von der Schnittstelleneinheit fOU-100, wobei dieses Wort die zuvor erwähnte Identifizierungsinformation enthält. Das Unterbrechungnwort weist im einzelnen folgendes Format auf:

Bit 0 ist eine neue Unterbrechungs-Bit-Position. Wenn dieses Bit auf den Viert "1" gesetzt ist, so zeigt es an, daß es sich bei der Unterbrechung um eine neue Unterbrechung handelt und wenn es auf den Wert "O" gesetzt ist, so zeigt es an, daß die Unterbrechung einen zuvor unterbrochenen Prozeß betrifft, der wieder aufgenommen wird.

Bits 1-17 werden nicht benutzt und weisen den Wert "0" auf. Bits 18-27 bestimmen die Unterbrechungs-Eteuerblocknummer, wobei die Bits 18 und 27 auf den Wert "0" gesetzt sind. Bits 28 - 31 werden durch die Schnittstelleneinheit SIU--100 erzeugt und bestimmen den Ursprungsmodul.

Bits 32-35 werden durch die Module mit Mehrfachanschlüssen or-Rcutjt und bestimmen den Unterkanal oder Anschluß innerhalb des Ursprungsmoduls.

Die Ausgangsleitungen der Unterbrechungs-Prioritätsschaltkrci.se 101-2 werden einem weiteren Daten-Auswahlschalter 101-8 zugeführt. Da nur der die höchste Priorität aufweisende anfordernde Modul ein Signal an den Auswahlschalter 101-8 abgeben wird, ist dieser Sn vorbestimmter Weise so verdrahtet, daß er einen Satz codierter Steuerungssignale abgibt, die den physikalischen Anschluß festlegen, mit dem der anfordernde Modul verbunden wird. Hierzu dienen beispielsweise die Bits 28 - 31 des Unterbrechungswortes. Im vorliegenden Fall werden die folgenden Stcuerungscodes für die Auswahl der Module gemäß Figur 1 erzeugt:

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Code Identifizierter Schnittstclleneinheit-Anschluß

OöOj Interner Speichermoudl - Anschluß LKO

0001 Anschluß K

0010 Schnittstellcncinheit GIU-100 - Anschluß L

0101 Niedr.lggeschwindigkeitsmultiplexer 400 - Anschluß 1

0110 Prozessor 200 - Anschluß G

1101 Uochgcschwindigkeitsmultiplexer 300 - Anschluß A

1110 Zentralprozessor 700 - Anschluß E

Der von dein Auswahl schaltkreis 101-8 erzeugte Vier-Bit-Code wird seinersei l'j einerGruppe herkömmlicher UND-Gatterschaltkreise zugeführt, die in dem Gatternetzwerk 101-12 enthalten sind. Die andere Identi i zierungsi !iformation, die von den verschiedenen Ursprung: modu3c)i dos Systems erzeugt wird, wird anderen Gatterschaltkreisen d'..r. Netzwerkes 101-12 zugeführt. Insbesondere führt jeder Modul ei no Unterbrechungs-Steuerblocknummer ICBN über die Leitungen IWi einer Position der. Datenauswahlsohalters 101-14 zu. Ferner erzeugt jeder Modul auf den Leitungen IMID der Unterbrechungsschnittstelle für andere Gatterschaltkreise des Netzwerkes 101-12 die Information, die zur Bestimmung des anfordernden Unterkanals oder Anschlusses des Quellenmoduls erforderlich ist. Wenn der Prozessor 200 die Leitung IDR zur Annahme des Viertes "1" veranlaßt, so gitl)t die Schnittstelleneinheit SIU-100 über eine Stellung des Auswahlschaltcrs 101-20 die Signale des Gatternetzwerkes 101-12 an die Leitungen DFS der Prozessor-Datcnsohnittstelle GOO ab. Die anderen Positionen des Schaltern 101-20 sind nicht, dargestellt, da sie für ein Verständnis der vorliegenden Erfindung ohne Bedeutung sind.

DatonübertragungsabFchnit 102

In Figur 3b ist der Datenübertragungsabschnitt 102 der Systomschnittstelleneinhoit 100 dargestellt. Dieser Abschnitt enthält prioritüti".iJchaltJ:roir.o, welche festlegen, welcher Modul, über seine programmierbare Schnittstelle 601 Anweisungen zu dein Hoch-· geschwindicikeitsinul tiplcxer 300 übertragen hat und welcher Quellenmodul über seine Datenschnittstelle GOO Daten zu dem

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Multiplexer 300 zu übertragen hcit. Weiterhin weint der Abschnitt 102 Prioritätsschaltkreise auf, welche festlegen, welcher Quollen-· modul entweder Daten oder Anweisungen nach dem internen Spoichermodul 500 zu übertragen hat.

Es sei darauf verwiesen, daß Übertragungen zwischen einem Paar von Modulen erfolgen, wenn ein Modul eine Anforderung an den anderen Modul erzeugt hat und diese Anforderung durch den amle:·- ren Modul angenommen worden ist. Damit eine Anforderung angenoiTution wird, muß der anfordernde Modul die höchste Priorität aufweisen, beide Module müssen sich in einem Zustand der Empfangsbereitschaft für die Information befinden und der Datenübertragungsweg muß verfügbar sein und darf nicht belegt sein.

Die von dem Prozessor 200 an den Abschnitt 102 herangeführten Signale werden hinsichtlich ihrer Erzeugung in gfaßem Umfang durch verschiedene Felder der aus dem Prozessorregister 201-15 gemäß Figur 2 herausgelesenen Mikrobefehle gesteuert. Beispielsweise wird die von dem Prozessor 200 zu den Schaltkreisen des Blockes 102-4 zugeführte Leitung AOPR durch ein Steuer-Bit-Feld eines aus dem Register 201-15 ausgelesenen Mikrobefehls betreffend den Anforderungstyp der Schnittstelleneinheit SIU freigegeben, wobei das Bit-Feld durch seine Codierung die übertragung einer Lese/Schreibspeicher- oder programmierbaren Schnittstellenanweisung festlegt. Die an den Datenauswahlschalter 102-2 angelegten Leitungen der Prozessor-DatenschnJttstelle 600 vermitteln eine Anweisungsinformation, welche durch eine Mikroprogrammsteuerung erzeugt wird, die in das Prozessor-Datenausgangsregister 204-14 gemäß Figur 2 .geladen ist. Die Leitungen SDTS führen Signale, die durch eine Mikroprogrammsteuerung erzeugt werden, welche in das Prpzessor-Steuerungsregister 204-16 gemäß Figur 2 geladen ist.

Hinsichtlich des Systems gemäß Figur 1 übertragen nur E/AProzessoren Anweisungen nach dem Multiplexer 300 und der Prozessor 200 gibt Signale an das Netzwerk 102-4 ab. Das Netzwerk 102-4 weist daher Decodierschaltkreise auf, welche die Steuerungsinformation des Prozessors decodieren, falls der'Prozessor

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Anweisungen nach dem Multiplexer 300 zu übertragen wünscht. Liegen mehrere Ε/Λ-Prozessoren vor und fordern mehrere Prozessoren während dus gleichen Zyklus eine Übertragung, bo van It ein Priori tätsschaltkreis innerhalb des Netzwerkes 102--Ί den Modul aus, dem die höchste Priorita't zugeordnet ist und gibt die übertragung einer Anweisung durch diesen Modul nach den Multiplexer 300 auf den Leitungen PDFi; seiner programmierbaren Schnittstelle 601 frei. Insbesondere versorgt das Netzwerk ΙΟ^-Ί den Auswahischalter 102-2 mit Signalen, die Signale dos geeigneten Moduls auswählen. Dieser Fall tritt ein, wenn der Multiplexer 300 der Schnittstelleneinheit SIU-100 anzeigt, d:ii; or bereit ist, eine Anweisung aufzunehmen, indem er den Wert der Leitung PIR auf "1" setzt. Zum gleichen Zeitpunkt setzt dar. Netzwerk 102-4 die Leitung APC auf den Viert "1", wodurch dem Multiplexer 300 angezeigt wird, daß er die auf den Leitungen PDFS angelegte Anweisung annehmen soll. Wenn der Prozessor einen Befehl ausführt, der ihn zur Abgabe» einer programmierbaren Schnittstellenanweisang an den Multiplexer 300 veranlaßt, so legt der Prozessor 200 die Prozessornummeridentfikation im Bit 3 der Anweisung ab. Der Multiplexer 300 speichert die Prozessornummer, die in der Anweisung enthalten ist, bis er eine Unterbrechungsanforderung abzugeben wünscht, wobei dann die Pro·- zessornuinnier einen Teil der Unterbrechungsdaten bildet. Wenn die programmierbare Schnittstellenanweisung dem Multiplexer 300 übermittelt wird, so wird die den Prozessor 200 als den Anforderer bestimmende Steuerungsinformation in einem Register 102-6 gespeichert, das dem Multiplexer 300 an dem Anschluß A zugeordnet ist. Bei einer Reaktion des Multiplexers 300 durch Erzeugung einer Ubertragungsanforderung gelesener Daten an die Schnittstelleneinheit SIU-100 wird der Inhalt des Registers 102-6 zur Festlegung des Prozessors 200 als dem tatsächlichen die Daten empfangenden Modul benutzt.

Eine ähnliche Einrichtung wird zur übertragung von Datensignalen zu dem Multiplexer 300 verwendet. Gemäß Figur 1' ist der Speichermodul 500 der einzige Modul, der Daten zu dem Multiplexer übertrügt. Eine solche Übertragung erfolgt beim Auftritt einer Speicherleseanweisung ZAC₁ die über das Netzwerk 102-20 von dem

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Multiplexer 300 an den Speichonnoudul geleitet wird. Dei dor Weiterleitung der Anweisung durch den Multiplexer 300 erzeugt die Schnittstelleneiiiheit SIÜ-100 den geeigneten Anforderer-Ident.ifi zierungscode von 4 Bits (Steuerungscode), der zu der vom Multiplexer 300 übermittelten Mehrfachanschluß-Idcntiίizierungsinformation gehört. Die Information ist in dem Speicher modul 500 gespeichert und wird zu der Schnittstel ] ene.inhe.it SIU-100 zuiüchgeholt, wenn der Modul 500 eine Ubertragung.<janforderuiig fürgelesene Daten erzeugt und hiermit dem Multiplexer 3OO signalisiert, daß er die Daten aufzunehmen hat. Wenn die Scbniltstelleneinheit SlU-100 die Anforderung aufnimmt, so wird dien dc;rn Multiplexer 300 angezeigt, indem die Leitung ARD7\ den V'ert "1" einnimmt.

Die Leitung für die Ubertragungsanforderung gelesener Daten signalisiert im durch den Speichermodul 500 gesetzten Zustand dem Netzwerk 102-14, daß sie bereit ist, während eines Operationr-zyklus ausgclesene Information zu ubertragcin.Der interne; Speichermodul 500 liefert ferner Signale an dio Leitungen RIFM zur Festlegung des anfordernden Moduls, zu welchem die Information zu übertragen ist. Insbesondere decodieren Schalt).rei.se innerhalb des Decodiernetzwerkes 102-14 die an die Leitungen KIFtI angelegten Identifizierungsignale und falls diese Signale anzeigen, daß der interne Speichermodul 500 bereit ist, Information zu dem Multiplexer 300 zu übertragen und daß der Multiplexer 300 bereit ist _f die Information aufzunehmen, so legt das Dccodi ernetzwerk 102-14 die geeigneten Signale an den Au.';wählschalter 102-12 und an Schaltkreise innerhalb eines Gatternetzworkcs 102-16 an. Zusätzlich legt das Decodiernetzwerk 102-14

und

ein Signal an die Leitung ARDA der Datenschnit.tstel.le fm signalisiert hiermit dem Multiplexer 300, daß er auf den Leitungen DFS seiner Schnittstelle 600 die Daten von der Schnittstellonoinheit SIU-100 anzunehmen hat. Die Schaltkreise des Blockes 102-16 legen die geeignete Mehrfachanschluß-ldentifizierungr,-information an die Leitungen MI S an, wodurch der anfordernde Unterkanal bestimmt v/ird. Wenn die Datenübertragung stattgefunden hat, so bewirkt das Netzwerk 102-14 , daß die Leitung RDAA

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den Viert "1" einnimmt., wodurch dem anfordernden Modul signalisiert wird, daß die; Daten von dem Spei chermodul 500-aufgenommen wox Jen nind .

Eine Anordnung ähnlich dem Netzwerk 102-14 wird von der Schnittstelieneinheit SIU-100 zur Übertragung von programmierbaren Schnittstellen·- und Speicheranweisuiigcn von einem der Module gemäß Figur Ί nach dem internen Speichermodul 500 verwendet. Der Modul 500 bewirkt, daß entweder die Leitung PIK oder die an das Decodiernetzwerk 102-20 angeschlossene Leitung ZIR den Wert "1" einnimmt, wenn er bereit ist/ eine programmierbare Schnittstellen- oder Speicheranweisung anzunehmen. Zusätzlich führen der Prozessor 200, der Prozessor 700 und der Multiplexer 300 dem Netzvvork 102-20 Signale auf der Leitung AQPR und den Leitungen GUTS ihrer entsprechenden Datenschnittstellen zu. Das Netzwerk 102-20 ist durch Decodierung der von jedem der Module zugeführten Steuerungsinformation in der Lage, geeignete Signale für einen Ausvahlschaltcr 102-24 mit drei Positionen zu erzeugen, der den Modul mit der höchsten Priorität in die Lage versetzt, Signale zu der Datenschnittstelle G03 des Speichermoduls 500 zu übertragen. Es ist ebenfalls erkennbar, daß das Netzwerk 102-20 Signale auf die Lei lung APC oder die Leitung AZC sowie über einen GattersclKiltkreis 1O2--2G auf die Leitungen RITM der Datenr.chnittctelle 603 des internen Speichermoduls 500 gibt.

Die letzten beiden Netzwerke 102-30 und 102-40 werden ?,ur übertragung von Speicherdaten und von programmierbaren Schnittstellendaten zu dem Prozessor 200 benutzt, wobei dies in hhhä'ngigkeit von Speicheranwoisungen und programmierbaren Schnittstellenanwoi£;ungcn erfolgt, die zuvor durch den Prozessor 200 erzeugt wurden. Wie aus Figur 3b ersichtlich, besitzt das Prioritäts-Decodiernetzwerk 102-30 die gleichen Eingangsleitungen wie das Netzwerk 102-14 und arbeitet in der gleichen Weise, um die angeforderten Speicherdaten zu dem Prozessor 200 über einen Datenauswahlschalter 102-32 und den vierstelligen Auswahlschalter 101-20 gemäß Figur 3a weitor zuleiten. Es sei darauf verwie-. sen, daß kein Konflikt zwischen den Modulen,die Daten an den

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Auswahlschalter 101-20 zur Übertragung zu den Leitungen DFS abgeben, entstehen kann, da au jedem Zeitpunkt der Prozessor 200 eine einzige Anweisung bearbeitet. Das führt dazu, daß die Operation des Prozessors zum Stillstand gelangt, während des Empfangs der angeforderten Daten, nachdem der Prozessor 200 eine Anweisung an einen der Module gemäß Figur 1 abgegeben hat. Die Schnittstelleneinheit SIU-100 wirkt bei der Aufnahme der Anforderung des Prozessors auf die LeitungARA ein, wodurch der Prozessor zur Verzögerung der Operationen veranlaßt wird.

Das separate Netzwerk 102-40 verarbeitet Anforderungen von Rückkehrdaten von jenen Modulen, die auf programmierbare ßchnittstellenanweisungen ansprechen. Das Netzwerk 102-40 decodiert die von den Leitungen RDTR geführten Signale sowie die Signale des Registers 102-6 zusammen mit denjenigen Registersignalen von anderen nicht dargestellten Modulen. Wenn die Schnittstelleneinheit SIU-100 feststellt, daß ein Modul versucht, angeforderte Daten zu dem Prozessor 200 zurückzuschicken, so erzeugt das Netzwerk 102-40 Signale, welche einen dreistelligen Datenauswahl· schalter 102-42 in die Lage versetzen, Signale auf den Leitungen PDTS der programmierbaren Schnittstelle des Moduls zu dem Prozessor 200 zurückzuschicken. Diese Signale werden ihrerseits auf die Leitungen DFS des Prozessors über den Auswahlschalter 101-20 gemäß Figur 3a gegeben, der durch das Modul-Anforderungssignal geschaltet wird. Während eines nächsten Operatlonszyklus veranlaßt das Netzwerk 102-40 die Leitung RDAA zur Annahme des Werter. ^M1", wodurch dem Modul angezeigt wird, daß die auf den Leitungen PDTS vorhandenen Daten angenommen worden sind und daß der Modul nunmehr diese Daten entfernen kann, z.B. durch Löschen seiner Ausgangsregister. Es ist somit ersichtlich, daß der Schalter 101-20 selektiv irgendeinen von drei Datentypen auf den Leitungen DFS der Datenschnittstelle 600 des Prozessors erzeugt.

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Steucrabschnitt 103

Fig. 3c zeigt in Blockdiagrunimdarstellung den Abschnitt 103 der Systenv-Schnittstclleneinheit 100. Dieser Abschnitt umfaßt Vergleichs- und Steuer-Logikschaltkrcis'¹ 1O3-1O und 103-1 t für die l'rozessorpnnre 200-0 und 200-1. Da diene Schalt).} eise für jedes Prozessorpaar doppelt vorhanden sind, ist nur ein solcher Schaltkreis in näheren Einzelheiten dargestellt (siehe Fig. 3d). Ferner enthält der Abschnitt 1O¹J Schaltkreise in ttlöcken 103-20, 103-24 und 103-25, die an eine programmierbare Schnittstelle 603 angeschlossen sind und programmierbare Schnittstellenanweinungen interpretieren und bearbeiten, die über den Anschluß L an d:^;e internen Log i.};· schaltkreise der System-Schnittstelleneinheit gerichtet sind.

Gemäß Fig. 3c umfassen die internen Logikschaltkreise zusätzlich zu den die programmierbaren Schnittstell onc-nv/eisungen verarbeitenden Schaltkreise ein internes Unti rbrechungssteuorregistcr 103-30, das interne UnterbrechungElogikschaltkreise 103-28 speist. Diese Schaltkreise sind in ihrem Aufbau den Prioritätsunterbrechungs-Logikcchaltkreisen 101 gemäß Fig. 3a a'hnlirh. Die internen Unterbrechungslogikschaltkreiso 103-28 erzeugc;n 8 Arten von Unterbrechungen. Die Unterbrechungsarten gemäß der vorliegenden Erfindung sind folgende:

1 ~ balm Hulldurchgang des Intervallzeitgebers erzeugte

Interval1zei tgcber-Abarbei tung;

keinem

Λ - Prozessor Fehler , festgestellt bGi-lFchlverglelch; b - Fchlvergleich-Fehler, festgestellt zusanunsn mit

einem Prozessorfchler; und
6 = Fehlvrrgleich-Fehler mit keinen anderen bestehenden

Fehlern.

Die Unlerhrechungsprioritat innerhalb des Ani;chlui;ii.'?r, L basiert auf dor Typnummer dor Unterbrechung und die Prioritiiti5)-iu>aordiiun(i ist folgende:

Typ Ran£

4 — höchstcr 5

7 O 1 2 3 — nierlrigsU-.or

Dir. Unterbrechungstypen 4-7 sind mit dem Pegel O icnL· verdrahtet, wührend die Unterbrechungspegel für die anderen Typen (z.B. O, 1, 2 und 3) unter Benutzung der codierten Pegelsignale, die in dem Unterbrechungsstcuerrcgister 103-30 gespeichert sind, programmierbar sind. Die f3cha.ltkreise 1O3-28 bilden die Unterbrechung mit der höchsten Priorität und erzeugen geeignete Anforderungssignale, die den Unterbrechungblogikiichaltkreisen 101 zugeführt werden. Das Format der Anforderung ist in Fig. 12 dargestellt. Wie erwlihnt, leiten die Schaltkreise 101 die Unterbrechungen an das ausgewählte Ε/Λ-Prozessorpaar weiter.

Die internen Logikschaltkreise der System-Schnittstelleneinheit gestatten in Abhängigkeit von einem P.DKX-Befehl an den Anschluß L das Auslesen des Inhalts verschiedener Register 103-12 bis 103-17, des Registers 103-30 und des Zeitgebers 103-40 über einen Mehrstellungs-Auswahlscha]ter 103-40. Das Konfigurationsregistcr 103-15, dem die Oktaladresse 0 zugeordnet ist, speichert Identifisierungsinformntion und den Prtriebcstatus aller Anschlüsse der Systejn-Kchnittstollsneir.hcJ.t.

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Sein Formal- ist in Fig. 8a dargestellt. Der Intervallzeitgeber 1Ο3--ΊΟ, der im Hinblick etui." die vorliegende Erfindung einen herkömmlichen Aufbau aufweisen kann, besteht aus einem 24 Bit-Rcgi stör, dein die Oktaladresse 2 zugeordnet ist und das einen Zählstand speichert, der ein bestimmtes Zeitintervall definiert. Das zyklische Register 103-17, dem die Oktaladrcsse 3 zugeordnet ist, stellt ein durch die Test- und Diagnoseroutinen benutzter; Arbeitsregister dar. , .

DaP Auslosercgistcr 10.3-16, dem die Oktaladresse 4 zugeordnet ist, speichert Hinweise für die selektive Initialisierung und Maskierung der Anschlüsse der System-Schnittstelleneinheit. Die Initialisierung wild in Abhängigkeit von Signalen ausgelöst, die durch die Initialiseerungs-Steuerlogikschaltkreise des Blockes 103-1 ft erzeugt v/erden. Dies bedeutet, daß das Register 103--1G durch einen WRKX-Befehl geladen wird und die Anfangs-I.iitpositionfjn durch die Schaltkreise 103-18 zurückgestellt VJc.i:den. Die Maskierungsoperation läuft in ähnlicher Weise ab, gehört jedoch nicht zu der vorliegenden Erfindung. Das Format der Register ist in Fig. 8b dargestellt.

Den Fehler-Statusregistern 103-12 und 103-14 sind die Oktaladresscn 10 und 7 entsprechend zugeordnet. Das Fehler-Statusregister Wr. 1 ist ein 36 Bit-Rcgistcr, das zur Signalisierung aller von der Syslem-Schnittstellenoinheit 100 mit Ausnahme der von dem Prozessor oder dem Speicher herrührender festgestellter Fehler benutzt wird. Die Speicherung der auf einen Fehlerzmtand bezogenen Information verriegelt das Register mit dem ernten festgestellten Fehler bis es über einen RDEX-Befchl (programmierbare Schnittstellenanweisung) gelöscht ■ wird. Das Format i.st An Fig. Oc dargestellt. Das Fehler-Statusregister Nr. 2 ist ebenfalls ein 36 Bit-Register, das zur Signalisierung all er rrozessor-Fohlvcrgleichs-Fehler und irgendwelche-X" anderer nicht in dem FeJiIer-Statusregintcr Nr. gespeicherten Fehler benutzt wild. Dieses Register weist das Format gomiiß Fig. Od auf.

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Gemäß Fig. 3c weist der Abschnitt 103 ebenfalls Paritätserzeugunga- und Prüfschaltkreise in einem Block 103-35 auf. Diese Schaltkreise können im Hinblick*-auf die vorliegende Erfindung einen herkömmlichen Aufbau aufweisen. Sie erzeugen Parität-Prüfbits für die den verschiedenen Prozessorsehnittsleilen durch jeden Prozessor zugeführten Signale und sie prüfen diese Signale im Hinblick auf die Parität-Prüfbitsignale, die von dem Prozessorpaaren geliefert werden. Das Ergebnis der Paritätsprüfung wird als Eingangssignal den dem Prozesscrpaur zugeordneten Vergleichs- und Steuerlogikschalkreisen zugeführt. Obgleich dies nicht dargestellt ist, werden den ParitStsschaltkrej.sen 103-35 ebenfalls Signale von dem Prozessorpaar 200-1 zugeführt und diese liefern Ergebnissignale an din Schaltkreise 103-11.

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Pig. 4 zeigt in näheren Einzelheiten die Schaltkreise innerhalb der Systern-Schnittstelleneinheit SIU-IOO, die auf Prozeesoranweisungen antworten und die Umschaltung von Doppelkanal-Schaltkreisen gemäß Fig. 3b in erfindungsgemäßer Weise steuern.

Gemäß Fig. 4 erzeugt ein Paar von NAND/UND-Gattern 103-201 und 103-203 Signale DCDPCRlOO und RSTDPCR100, die einem 4 Bit-Register 103-205 zugeführt werden. Das Gatter 103-201 setzt das Signal DCDDPCRIOO auf den Binärwert "1", wenn ein Freigabesteuersignal ENBLDCNTlOO und das Bit 34 einer programmierbaren Schnittstellenanweisung entsprechend dem Signal PICMDT341OO auf den Binarwert "i" gesetzt sind. Das Gatter 103-203 setzt seinerseits das Rückstellßignal R3TDPCR100 auf den Binärwert "1", wenn eine durch das Signal RIiQPXBAHOOO mit dem Binärwert "1" angezeigte Leseregisteranweißung vorliegt und ein Löschsignal (z.B. das Signal CLEAROO-I) nicht vorliegt.

Das Setzsignal DCDDPCRIOO bewirkt das Laden des Registers 103-205 mit Signalen, die Steuerungssignale decodieren, welche über die Leitungen SDTS von den Schaltkreisen gemäß Fig. 3b erhalten werden. Diese Signale 1ΧΛ214Ο und 1XA414O legen fest, welcher Prozessor eines Prozossorpaares eine Ladesteneranweisung an die Schnittstelleneinheit SIÜ-lOO ausgegeben hat, um die Leitung DPCR des inaktiven Prozessors auf den Binärwert ¹M" zu setzen.

Gemäß Fig. 4 werden die Signale ΊΧΛ214Ο und 1XA414O in ein Register 203-201 geladen. Die Auagangssignale mit dem Binärwert "1" und "0" der beiden Flip-Flop-Registerstufen werden in der dargestellten Weise miteinander verknüpft. Die sich ergebenden Verknüpfungen werden den Setz'- und Rückstell-Eingängen der Flip-Flop-Stufen des Registers 103-205 zugeführt. Es sei vermerkt, daß das Ergebnis dergestalt ist, daß der Prozessor eines Paares, der die Anweisung erzeugt, die Leitung DPCR des anderen Prozessors des Paares auf dun Binärwert "1" setzen kann.

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Der Ausgang mit dem Binärwert "1" dos Registers 103-205 ist über Troibr.rschaltkreise 103-208 bis 1O3-222 an verschiedene Leitungen DPCR und an das Register 103-12 angeschlossen. Ein NAND/UND-Gatter 103-224 erhält die Ausgangssignale mit dem Binärwert "0" von jeder Stufe des Registers 103-205 zugeführt. Das Gatter 103-224 £jt;tzt das Signal ANYDPCR100 auf den Binärwert "1", wenn irqondoine der Leitungen DPCR auf den Binärwert "1" gesetzt ist. Kin weiteres NAND/UND-Gatter 1O3-22C decodiert die verschiedenen i'i v.r.igni'le der programmierbaren Schnittstellenanweisung (PI-Anv/eisung) und setzt das Signal PCRCOMP]OO auf den Binärwert "1", wenn eine PI-Anweisung beim Vorliegen eines Signales ANYDPCR100 mit dein Binärwert "1" das Laden eines zyklischen Registers 103-17 vorgibt.

Hin H/vND/UND-Gatter 103-230 und ein Flip-Flop 103-232 werden be-ηυί.:'.1 , um die Leitung DPCR nach dem Empfang einer nächsten Leseregisieranweisung in der Schnittstelleneinheit SIU-IOO zurückzusi c?]] cn. Insbesondere wird das Signal PTLRDAAOIO auf den Binärvrert "1" aufgrund einer Leseregisteranweisung gesetzt. Hierdurch setzt dar Gatter 103-230 das Signal RSTREQPXBAROO auf den ninärwert "0" (d.h., daß das Signal PXBARERROOO normalerweise den Binärwert "1" aufweist, wenn kein Fehler vorliegt). Das Signa]. RSTREQPXBAROO ruft eine Umschaltung des Flip-Flops 103-232 auf den Binärwert "0" hervor. Wenn das Signal EXPDEXCMDOO aufgrund einer externen Regifstciranweisung auf den Binärwert "1" gesetzt ist, so wird hierdurch das Flip-Flop 103-232 auf den Binärwert "1" umgc?schaltet. Hi ei durch schaltet ein UND-Gatter 103-234 das Signal PLLIRDTRIOO auf den Binärwert "1", wenn das Signal REG13100 den Binärwert "1" inii.wciut.

Die nächste Gruppe von Schaltkreisen ist in dem Block 102-4 gomiiß r.ig. 3b enthalten. Diese Schaltkreise steuern den Betrieb deu Doppelkanal-Schaltkreises 102-2 gemäß FJg. 3b. Es sei jedoch darauf verwiesen, daß die Leitungen PDFS an die System-Schnittstellenninheit SIU-lOO anstelle des Multiploxers 3CO gerichtet sind.

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Gemäß Fig. 4 ist. ersichtlich, daß die Anforderungsleitungen AOPR einec jeden Anschlusses auf einen Prioritätsschaltkreis 102-400 geschaltet sind. Der Prioritätsschaltkreis 102-400 kann einen herkömmlichen Aufbau aufweisen, und er erzeugt Ausgangssignale ΧΙΤ0ΡΛΒ010 bis XITOPBOlO, die anzeigen, welcher Anschluß die höchste Prioritätsanforderung aufweist. Die Anschlußpriorität ist in der zuvor erwähnten Weise festgelegt. Die Prioritätssignale werden den Steuerlogikschaltkreisen des Doppelkanal-Schaltnetzwerkes zugeführt.

Die NAND/UND-Gatter 102-402 bis 102-8 stellen insbesondere die zu dem Doppelkanal-Schaltkreis 102-2 zugehörigen Steuerlogikschaltkreise dar. Das Signal PCRC0MP100 setzt bei einem Binärwert von "1" selektiv das Signal X14010 auf den Binärwert "1" oder "0". Die Signale X14O2O und X1416O repräsentieren den Belegstatus des Doppelkanal-Schaltkreises, und sie sind für den Zustand des Signales X14010 verantwortlich.

Die NAND/UND-Gatter 102-410 bis 102-414 codieren zusammen mit den anderen zuvor erläuterten Schaltkreisen die Prioritätssignale der 8 Anschlüsse in einem 3 Bit-Code, der an den Doppelkanal-Schaltkreis angelegt wird, um die Daten-Ausgangsleitungen des richtigen Prozessors auszuwählen. Die beiden am wenjysten signifikanten Bits des Code werden dem Register 103-204 zugeführt. Da die Prozessoren nur an die Anschlüsse E, F, G und H angeschlossen sind und diese Anschlüsse dem Oktalcode 4 bis 7 entsprechen, reichen diese beiden am wenigsten signifikanten Bits aus, um den Ursprung der Anweisung festzustellen. Gemäß Fig. 4 entsprechen die beiden am wenigsten signifikanten Bitsignale den Signalen X1414O und X1214O.

Das Signal X14000 wird einem weiteren NAND-Gatter 102-420 zugeführt, welches seinerseits das Signal an die Rückkehrsteuerungaleitungen RITM richtet. Die Signale XlU30, X1212O und X1412O werden über Treiberschaltkreise 102-4 22 bis 102-428 an die Doppelkana]-Schaltkreise und dar; Rpgir;her 1O3-2O4 in der zuvor erwähnten Weise angelegt.

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Beschreibung der Wirkungsweise

Anhand dar Fig. 1 - 10b sei im folgenden die Wirkungsweise eines bevorzugten Ausführungsbeispieles der vorliegenden Erfindung näher beschrieben. Wie zuvor erläutert, vergleichen die Vergleichslogikschaltkreise 103-100 und 103-1 Gruppen von Signalen, die als Ausgangssignale auf jeder der Schnittstellenleitungen der Prozessoren G, H, E und P auftreten. Zwecks Vereinfachung der Erläuterung sei die Betriebsweise eines Prozessorpaares 200-0 bzw. PO hier erläutert.

Während der normalen Operation sind die Bits 33-34 des Konfigurationsregisters 103-15 auf den Binärwert "1" gesetzt, wodurch angezeigt wird, daß beide Prozessoren in einem verriegelten Modus bzw. einem Vergleichsmodus zwecks Fehlerfeststellung (siehe Fig. 8a) betrieben werden. Der Zustand der Bits 33-34 des Registers 103-15 setzt seinerseits die Leitungen STOP auf den Binärwert "0". Wie aus Fig. 2a ersichtlich, wird somit das Ablauf-Flip-Plop 201-330 auf den Binärwert "1" gesetzt, wodurch die Taktschaltkreise über die Signale RUNCLKlOO und RDNCLKlOl freigegeben werden und der Steuerabschnitt 201 eines jeden Prozessors zyklisch betätigt wird.

Wenn ein Fehlvergleich festgestellt wird, so bewirkt die System-Schnittstelleneinheit SIU-100 die Deconfiguration bzw. Entriegelung des fehlerhaften Prozessors. Dies geschieht durch Laden des geforderten Bitmusters in die Bitpositionen 33 und 34 des Konfigurationsregisters 103-15. Hierdurch wird die Leitung STOP des fehlerhaften Prozessors auf den Binärwert "0" gesetzt. Wie aus Fig. 2a ersichtlich, schaltet hierdurch das Ablauf-Flip-Flop 201- 330 auf den Binärwert "0" um, wodurch der Status des Prozessors konserviert wird, indem der Betrieb der Taktschaltkreise und des Steuerabschnittes 201 gestoppt wird. Dies ist der Fall, wenn die Signale RUNCLKlOO und RUNCLKlOl auf den Binärwert "0" gesetzt werden.

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Aus vorstehendem ist ersichtlich, daß der fehlerhafte. Prozessor vollständig inaktiviert wird, da es wesentlich ist, daß sein Status erhalten bleibt. Wie zuvor erwähnt, enthält jedoch der inaktive fehlerhafte Prozessor Information, die in großem Umfang die Diagnose des Fehlergrundes erleichtern kann. Die Einrichtung gemäß der vorliegenden Erfindung vorsetzt den intakten Prozessoi: in die Lage, Zugriff auf diese Information zu nehmen, ohne daß hierdurch eine Statusänderung des fehlerhaften Prozessors hervorgerufen wird. Der intakte Prozessor eines logischen Prozesncrpaares ist erfindungsgemäß in der Lage, Zugriff auf den internen Status, wie er in dem fehlerhaften Prozessor gespeichert ist, zu nehmen, indem eine Ladesteueranweisung an die System-Schnittstelleneinheit SIU-IOO (z.B. an den Anschluß L) erzeugt, wird. Diese Anweisung weist das Format gemäß Fig. 7b auf, wobei das Bit 34 des Anweisungswortes auf den Binärwert "1" gesetzt ist.

Die programmierbare Schnittstellenanweisung (PI-Anweisung) wird über den Schaltkreis 102-2 gemäß Fig. 3b an das PI-Anweicungsregister 103-25 gemäß Fig. 3c angelegt. Wie aus FJg. 4 ersichtlich, wird das Signal PICMDT341OO auf den Binärwert "1" gesetzt. Dies gestattet das Laden des Registers 103-205 mit einem Bitmuster, das die Festlegung des inaktiven Prozessors aufgrund des Zustandes der Signale 1XA214O und 1XA414O ermöglicht. Diese Signale werden in der zuvor erwähnten Weise von den Schaltkreisen des Blockes 102-4 erhalten und sie legen den Prozessor durch seinen Anschluß fest, der die Anweisung abgibt. Wenn beispielsweise der an den Anschluß G angeschlossene Prozessor die Anweisung sendet, so werden die Signale 1XA214O und 1XA414O auf den Wert "10" gesetzt. Dies führt zu einem Signal PTHDPCR110 mit dem Binärwert "1". Wenn andererseits der an den Anschluß II angeschlossene Prozessor II die Anweisung sendet, so führt dies dazu, daß das Signal PTGPPCRllO auf den Binärwort "1" gesetzt wird. Ähnliche Vorgänge treten hinsichtlich der an die Anschlüsse E und F angeschlossenen Prozessoren auf. Die Signale des Registers 103-205 werden ebenfalls dem

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SlU-Statusregister Nr. 2 zugeführt und sie setzen eine geeignete Bitposition innerhalb der Bitpositionen 9-12 auf den Binärwert "1" (siehe Fig. 8d).

Ea sei darauf verwiesen, daß das Signal PCRCOMP1OO den Binärwert "O" aufweist, da das Signal REGO31OO den Binärwert "0" besitzt. Hierdurch wird das Signal X14010 auf den Binärwert "1" gesetzt, wodurch das Signal X1412O auf den Binärwert "O" umschaltet, da die verbleibenden Signale den Binärwert "1" aufweisen, wenn der an den Anschluß G angeschlossene Prozessor den Ursprung der Anweisung bildet.

Wenn eine der Leitungen DPCR auf den Binärwert "1" gesetzt ist, so wird hierdurch das Signal PTXDPCR1OO auf den Binärwert "1" gesetzt. Gemäß Fig. 2a schaltet hierdurch das Signal XBBPCRlOO (signifikanteste Bitsteuerung) auf den Binärwert "1" und das Signal CNTLXBB100 ( am wenigsten signifikante Bitsteuerung) auf den Binärwert "0". Die beiden Signale versetzen den Schalter 204-8 in die Lage, die PSR/PCR-Position 2 auszuwählen. Zum gleichen Zeitpunkt wird das Signal CSR30PCR100 auf den Binärwert "0" gesetzt, wodurch der Schalter 204-4 in der Lage ist, die PCR-Position auszuwählen. Der Inhalt des PCR-Regiaters 204-22 wird somit über die Schalter 204-24 und 204-8 in Form der Eingangssignale XBBOOlOO bis XBB08100 an das Daten-Ausgangsregister 204-14 angelegt. Das Datenausgangs-Taktfreigabesignal ODRCElOO versetzt, wenn es auf den Binärwert "1" geschaltet ist, den Schaltkreis 201 -306 in die Lage, das Signal WRITEDTSRGIOO auf den Binärwert "1" zu setzen, wodurch der Inhalt des PCR-Registers in Abhängigkeit von dem Taktsignal DTS020 in das Daten-Ausgangsregieter 204-14 verschoben wird. Zu diesem Zeitpunkt wird der Inhalt des PCR-Registers 204-22 im Daten-Ausgangsregister 204-14 gespeichert und an die Leitungen DTS des inaktiven Prozessors angelegt.

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Als )..aciiiji.es gibt der aktive Prozessor eine Anweisung zum Laden des zyklischen Registern an die System-Schnittstelleneinheit SIU-100 aus. Diese Anweisung besitzt das in Fig. 7a dargestellte Format, woboi dar. Bit 30 auf den Binärwert "1" gesetzt ist. Gemäß Fig. 4 ist ersichtlich, daß dieses Bit zusammen mit anderen Signaion das Signal PCRCOiMPlOO auf den Binärwert "1" setzt. Das Signal PCRCOIiPlOO setzt das Signal X14010 auf dnn Binärwert "1" bzw. "0", woboi dies in Funktion des Zustandes der komplementären Signale X1416O und X14O2O geschieht (z.B. Signal Xl4l6O=1=Anweisung kommt vorn Prozessor F oder H; Signal X1416O=O = Anweisung kommt voT. Prozessor E oder G) . Das von dem NAND-Gatter 102-414 gelieferte Signal X1412O ist komplementiert, um die Leitungen DTS des inaktiven Prozessors anstatt der Leitungen DTS des aktiven Prozessors auszuwählen. Es sei darauf verwiesen, daß nur ein Prozessor in dem System aktiv sein kann, da die oben erwähnten Anweisungen nur während Testoperationen ausgegeben werden. Der Zustand des Signales X14010 komplementiert somit wirksam den Sustand des am wenigsten signifikanten Bitsignales X1412O.

Der über die Leitungen PDFS angelegte Inhalt des PCR-Registers und der Inhalt des Datenregdsters 103-24 wird in das zyklische Register .103-17 geladen. Die Signalfolge ist in Fig. 10a dargestellt, Es sei vermerkt, daß der Ursprung des Anweisungswortes durch den aktiven Prozessor gegeben ist, während der inaktive Prozessor den Ursprung des Datenwortes bildet.

Di« Leilungen DPCR werden auf den Binärwert "0" zurückgestellt, wenn die Stufen des Registers 103-205 auf den Binärwert "0" zurückgestellt werden. Dieser Fall tritt ein, wenn eine Lese- Regis teranw.?isung an die System-SchnittstelJeneinheit SlU-IOO gerichtet wird, lnr.besondcro stellt die Anweisung das Flip-Flop 103-232 auf den Binärzustand "0" zurück, wodurch das Signal RSTDPCRIOO auf der. ninärwerl "1" geätzt wird. Beim Auftritt des nächsten Taktircpn l :;o>g scV^t^n ;-,o:ni t alle Stufen des Registers 103-205 auf

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Aus vorstehendem geht hervor, wie die Einrichtung gemäß der vorliegenden Erfindung mit einem Minimum an zusätzlichen Schaltkreisen den Zugriff auf die interne Information eines fehlerhaften Prozessors ohne Änderung des Status¹ eines solchen Prozessors ermöglicht. Es sei darauf verwiesen, daß viele Modifikationen hinsichtlich des bevorzugten Ausführungsbeispieles vorgenommen werden können. Beispielsweise kann die Anzahl der Register erweitert werden, um einen Zugriff zu zusätzlicher interner Information in Übereinstimmung mit dem Prinzip der vorliegenden Erfindung zu ermöglichen.

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Leerseite

Claims (1)

1. HONEYWELL INFORMATION SYSTEMS INC. Qg

   Smith Street

   Waltham, Mass., USA 5202583 Ge

   Wartungseinrichtung in einem DV-Syatem

   Patentansprüche:

   Wartungseinrichtung in einem DV-System in.it mehreren Modulen, die mehrere Ein/Ausgabe-Verarbeitungseinheiten aufweisen, wobei jede Verarbeitungseinheit eine Anzahl von Steuerregistern zur Speicherung von Status- und Steuerinforrriation für die Prograr.anbearbeitung aufweist, mit einer an die Steuerregister angeschlossenen Daten-Ausgabeeinrichtung zum Auslesen des Inhalts der Steuerregister und mit Taktschaltkreisen zur Erzeugung von Zeitsteuersignalen zum Betrieb der Verarbeitungseinheit und mit einer mehrere Anschlüsse und Ubertragungsschaltkreise aufweisenden System-Schnittstelleneinheit, wobei jeder Anschluß an einen unterschiedlichen Modul und an den übertragungsschaltkreis angeschlossen ist, um zwischen diesen Informationen zu übertragen, gekennzeichnet durch Schnittstellen innerhalb jedes Anschlusses der Ein/Ausgabe-Verarbeitungseinheit, die an die Taktr.chaltkreise angeschlossen sind; Anweisungsregister, Anwelsungsdecodierschaltkreise und mehrere Register innerhalb der System-Schnittstelleneinheit, wobei dem Anweisungsregister Anweisungen von den Ubertragungsschaltkreisen zugeführt werden, die Anweisungsdecodierschaltkreise an das Anweisungsregister angeschlossen sind und in Abhängigkeit von den Anweisungen Steuersignale erzeugen, ein erstes der Register an die Schnittstellen eines jeden Anschlusses angeschlossen ist

   809825/0824 OWGINAL INSPeCTEO

   und codierte Signale zur Bestimmung verschiedener Konfigurationen wenigstens eines Paares für den Betrieb freigegebener" Ein/Ausgabe-Verarbeitungseinheiten speichert und v/obei das erste Register auf eine unverriegelte Meduskonfiguration gesetzt ist, wodurch die Schnittstellen in die Lage versetzt werden, den Betrieb der Taktschaltkreise einer als fehlerhaft festgestellten Einheit innerhalb der, Paares von Ein/Ausgabe-Verarbeitungseinheiten zu sperren; und

   Steuerr;chaltkrei se in jeder der Ein/Aus crabe-Verarbeitungscinhei ten, die an die Schalteinrichtungen, die Taktachaltkreise und die Schnittstellen angeschlossen sind,

   wobei die Anwcisungsdecodierschaltkroise in Abhängigkeit von einer vorbestimmten Folge von Zuweisungen der jeweils anderen Einheit innerhalb des Paares von Ein/Ausgabe-Verarbeitungseinheiten in art Lage sind, eine Folge von Steuersignalen au erzeugen, wobei die Schnittstellen des Anschlusses der fehlerhaften Verarbeitung« inheit in Abhängigkeit von diesen Steuersignalen die Steuen-chaltkn: L: in die Lage versetzen, die Daten-Ausgabeeinrichtung zu betätigen, um den Inhalt eines der Register an einen der an diesen Anschluß angeschlossenen Ubertragungsschaltkreise 7.11 legen, ohne daß der Status der fehlerhaften Verarbeitungseinheit verändert wird, und wobei einer der Ubertragungsschaltkreise durch die Steuersignale in die Lage versetzt wird, den Inhalt eines der Register für eine nachfolgende Fehleranalyse zu übertragen.

   2. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß jede Schnittstelle mehrere Steuerleitungen aufweist, wobei eine erste Steuerleitung auf einen ersten Zustand geschaltet ist, um den Betrieb der Taktschaltkreise in Abhängigkeit von dem in dem ersten Register gespeicherten codierten Signal zu sperren und v/obei eine zweite Steuerleitung an die Steuerschal tkreise angeschlossen ist, die in Abhängigkeit bestimmter Steuersignale in einen ersten Zustand geschaltet wird, um die Steuerschaltkreise in die Lage zu versetzen, die Daten-Ausgabeeinrichtung freizugeben.

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   3. Einrichtung nach Anspruch 2, dadurch gekennzeichnet ι daß jede E/A-Verarbeitungseinheit ferner eine an die Taktschaltkreise angeschlossene mikroprogrammierte Steuereinheit umfaßt, die Folgen von Mikrobefehlsworten zur Erzeugung von Steuersignalen und zum Leiten der Operation dcr E/A-Verarbeitungseinheiten speichert, v/obei die ei.üte Steuerleitung im ersten Zustand die Operation der Taktschaltkrei.se sperrt, den Betrieb der mikroprogrammierten Steuereinheit verhindert und somit den Status der fehlerhaften E/A-Verarbeitungseinheit einfriert, und

   wobei die zweite Steuerleitung im ersten Zustand die Daten-Ausgabeeinrichtung zum Auslesen des Inhalts eines der Register ohne Zustandsänderung freigibt.

   4. Einrichtung nach Anspruch 3, dadurch gekennzei chnet, daß die mikroprogrammierte Steueroinheit einer jeden E/A-Verarbeitungseinheit Mikrobefehle speichert:, die aufgrund ihrer Codierung die Folge von Zuweisungen erzeugen.

   5. Einrichtung nach Anspruch 2, dadurch gekennzeichnet, daß jede System-Schnittntelleneinheit ferner aufweist:

   an jeden Anschluß angeschlossene Anschluß-Prioritätsschaltkreise, die Signale erzeugen, welche den Anschluß mit der höchsten Prioritätsanforderung festlegen, und an die Ubertragungsschaltkreise einer jeden E/A-Verarbeitungseinheit,an die Anschluß-Prioritätsschaltkreise und an die Anweisungs-Decodierschaltkreise angeschlossene Übertragungssteuereinrichtungen, die in Abhängigkeit von den Signalen der Prioritätsschaltkreise eine Anzahl codierter Signale erzeugen, um einen der Ubertragungsschaltkreisc entsprechend der E/A-Verarbeitungseinheit auszuwählen, die eine erste dieser Anweisungen erzeugte,

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   wobei die Anvci sung:;--Decodierschaltkrelse in Abhängigkeit von der hnzahl der codierten Signale die zweite Steuerleitung der Schui t.t.f-tc] Ic dm- fehlerhaften Verarbeitungseinheit auf den zwei ien Zu; land uror.chal ten, um die Steuerschaltkreise in die Lage zn verputzen, den genannten Inhalt an den Ubertragungs-Kc])Ci] tkreia anzulegen.

   fi. liinri chtuipg nach Anspruch 5, dadurch gekenn- z ο i c h η e t , daß die Anweisungs-Decodierschaltkreise uinf iu'.sen:

   an die Ubortragungrniteuereinrichtung angeschlossene erste Register, die durch die Signale der Folge, welche aufgrund einer ernten Anvoi .'jirngsfclge ex*zeugt wird, in die Lage versetzt werdr.n, JI.ii>v;c\iüe der codierten Signale zu speichern, wodurch festgelegt v?ird, v/e.¹. clie der Verarbeitungseinheiten die erste Anweisung erzeugte; und

   an das er.sto liogister angescliloKfsene Decodicrschaltkrnise, die aufgrund der Hinweise Signale zum Umschalten der zweiten Stcuerlaitung d(?r Pclinitt.r.tel Ig für die Verarbeitungseinheit des Paares erzeugen, die die erste Anweisung nicht erzeugte.

   7. Einrichtung nach /inspruch 6, dadurch gekennz e i c h η e t , daß die Anwoisungs-Decodierschaltkreise ferner vmif arsen:

   ein an die Decodierschaltkreise angeschlossenes zweites Register, das durch Signale der ersten Anweisung des Anweisung«- registers in die Lcige versetzt wird, Hinweise der durch die Dceodierschriltkreiüe erzeugten Signale zu speichern, wobei das Register mehrere bistabile Bitpositionen entsprechend der AnzaliJ der Κ/Λ-Verarbeitungseinheiten aufweist; Schal t];reir.e, die jede bistabile Bitposition mit der zweiten Steuerioitung verschiedener Schnittstellen verbinden; und

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   ein an das Anweisungsregister und das zweite Register angeschlossenes Gatter, das in Abhängigkeit von einer zweiten Anweisung in der Folge über die Ubertragungssteuereinrichtung einen der Übertragungsschaitkreise in die Lage versetzt, den Inhalt zu einem der Register zu übertragen.

   8. Einrichtung nach Anspruch 7, wobei die Anzahl der E/A-Verarbeitungseinheiten erste und zweite Paare von mit G,H und E,P bezeichnete Verarbeitungseinheiten umfaßt, dadurch gekennzeichnet ,

   daß die ersten und zweiten Paare der bistabilen Bitpositionen den Verarbeitungseinheiten F,E und H,G entsprechend zugeordnet sind,

   daß die Decodierschaltkreise Leitungen zum Verbinden verschiedener Kombinationen von Ausgängen des ersten Registers mit den Setz- und Rückstell-Eingängen einer jeaen bistabilen Bitponition aufweisen, um eine Bitposition eines Paares in einen ersten Zustand umzuschalten, der der Verarbeitungseinheit des Paares entspricht, die die erste Anweisung nicht erzeugte.

   9. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die erste Anweisung von einem ersten Typ ist, der durch seine Codierung das Auslesen eines vorbestimmten Registers der fehlerhaften Verarbeitungseinheit festlegt und daß die zweite Anweisung von einem zweiten Typ ist, der durch seine Codierung das Laden eines der Register der System-Schnittstelleneinheit mit diesem Inhalt festlegt.

   10. Einrichtung nach Anspruch 9,dadurch gekennzeichnet, daß die Anweisungs-Decodierschaltkreise ferner an sie und das zweite Register angeschlossene Rückstellschaltkreise aufweisen, die in Abhängigkeit von der nächsten Anweisung des ersten Typs die bistabilen Bitpositionen des zweiten Registers auf den Binärwert ^H0^M zurückstellen.

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   «fi11. Einrichtung nach Anspruch 5, d a il u r c h g ο k e η η ~ zeichnet, daß die über I-ragung.^:;steuorc:inr j chtiuic/ u;:t~ faßt:

   erste an df ti Anweisungs-Decod Lei r :;cl'ii 1 Di i.eis(! ancjcr.chlos.^enc: Gatter;

   zweite an die ersten Gatter und d i.c; ')}>·. c trayungsncha ί tkro \~>e angeschlossene Gatter zum Lmpfang von don SLaLu?; anzc icjenden Signalen; und

   an die zv/eiten Gatter und den An;jcli Lun l'i. Lor itäts£jchci Ll.ivi.c Is anyeir.chlosscüie Ausyancjsgattor zur Llrzoiit/iuicj einer, vorl.e.sf inunten codierten Signale« während einer eisten Am;ej.yung, wobei das Ansgancpj'jatter durch eino adelte Anv/eisung in die Lage versetzt v^ird, den Zustand eines vorbestimmten codierten ij.ignaloü LiU ergänzen, ura die Übertragung dos Inlialts von dem Ubtsr Lr;v Jim gs scha L tk reis der f eh lerhaf Lon Verarbeitung so i nho.it anstelle von der Verarbeitung;-;« inhoit, die die ernte Λην/t-isung erzeugte, zu gestatten.

   12. Einrichtung nach Anspruch 11, d a durch gekennzeichnet, daß die ersten Gatter, die zweiten Gatter und die Ausgangsgacter jeweils NAND-üclialtkreise umfassen und daß das vorbestimmte codierte Signal innerhalb der Anzahl von codierten Signalen dem am wenigsten signifikanten Bit entspricht.

   13. Einrichtung nach Anspruch 11, dadurch g e k e η η ze ichne t, daß das Ausgangsgatter umfaßt:

   eine Schaltkreis-Gattereinrichtung, die an den Prioritätsschaltkreis angeschlossen ist und die verbleibenden codierten Signale erzeugt, um den Ubertragungsachaltkreis freizugeben.

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   14. Einrichtung nach Anspruch 3, d a d u r c h gekennzeichnet, daß die Daten-Ausgabeeinrichtung an jedes dor Steuerregister und an die Steuerschaltkreise angeschlossene Sahalteinrichtungen aufweist und daß die ßteueischaltkreise Mittel aufweisen, die in Abhängigkeit von der Umschaltung der zweiten Steuerleitung Signale zur Atiswahl des Inhaltb eines vorbestimmten Steuerregisters erzeugen zwecks Aufschaltung auf einen der Ubertragungs schalt kreise .

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